• 追加された行はこの色です。
  • 削除された行はこの色です。
  • CMOS へ行く。

#contents
#title(アナログCMOS集積回路)

*メモ [#f3a3733b]

**ダイナミックコンパレータについて [#a0338b54]
http://iis-projects.ee.ethz.ch/index.php/Design_of_low-offset_dynamic_comparators~

上記(b)のようなタイプが良い。
(a)の場合、PおよびQ点のセトリングが入力に依存するため、正しく比較できない可能性がある。

**CMOS設計方法のページ立ち上げ [#z1b0721b]
http://cmoszemi.wp.xdomain.jp/

**ESD保護素子のコンタクトをゲートから離す理由 [#w0d3af89]
コンタクトからPN接合までの距離が短いと、電流密度が大きくなってしまい、熱破壊が起こりやすくなるためのようだ。最小ルールの10倍ほど離すことで、電流密度が小さくなり、ESDの耐圧が向上する。

**DNLについて [#udc06d7d]
https://www.maximintegrated.com/jp/app-notes/index.mvp/id/748~
ADCのDNLが±1LSB以下であれば、ミッシングコードが無いことと等しい

**SAR ADCの高速化トレンド [#z8113123]
https://pdfs.semanticscholar.org/9330/f4d0b30863d7fb172f03704121179b042a66.pdf~
上記が分かりやすい。高速化にはいくつかの種類があり、
+非同期
+マルチビット
+パイプライン化
+インターリーブ

などが挙げられる。

**SAR ADCの同期型と非同期型の違い [#k1e24a06]
非同期の方が高速に出来る。初出は以下の文献のようだ。

 A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-μm CMOS
 http://ieeexplore.ieee.org/document/4014604/

この文献によると、コンパレータのセトリング時間の見積もりが違うため、非同期の方が早いという。同期の場合、コンパレータのセトリング時間は入力が小さい(=LSB)ワーストケースを見積もる必要がある。一方、非同期式の場合、ビット数が増えてくれば、各ビット変換におけるコンパレータの入力は刻々と変化していく。そのため、常にLSBとして想定する場合よりも、ワーストケースで二倍程度早いということになる。この理由から、非同期式の方が高速なSAR-ADCを設計することが出来るようだ。


**2段オペアンプの帯域と位相余裕条件 [#e2265aef]
位相補償容量Cc, 負荷容量CLとして、ざっくりと計算すると(razavi p442, p443辺りから)
 A1=gm1R1
 A2=gm2R2
 ω1≒1/(R1A2Cc)
 ω2≒gm2/CL
 A=A1A2
となり、
 GBW=Af1≒gm1/(2πCc)
となり、位相余裕条件は
 f2 > 2*GBW
となるため
 gm2 > 2*(CL/Cc)*gm1
という条件が導かれる。~

**Lの決め方について [#ef47fd2e]
http://www.ssc.pe.titech.ac.jp/publications/2007/Matsuzawa_Presentation/VDEC_200701.pdf~
松澤先生の資料p83が参考になる。W/Lを一定として考えた場合、~
L小→面積小、ゲート容量小、カットオフ周波数大~
L大→オフセット電圧小、電流バラツキ小、1/fノイズ小、ro大

**Class ABアンプについて [#p6598dfa]
出力段について以下で整理されている。~
http://extras.springer.com/2006/978-0-387-25746-4/Chapter_12.pdf

**super source follower [#me050208]
利得がほぼ1で、出力抵抗がgmro倍小さくなっているSF。~
http://www.el.gunma-u.ac.jp/~kobaweb/lecture/2009lecture-5.pdf~
https://www.ec.ict.e.titech.ac.jp/opamp/2012/opamp2012-all.pdf~
https://www.researchgate.net/publication/321034471_Design_and_Analysis_of_Super_Source_Follower~


**ICの消費電力と発熱量 [#yadf6f9e]
大体100~200[℃/W]ぐらいが典型的な値だと思われる。つまり、100mWの消費電力で10~20℃程度の温度上昇が考えられる。~
通常、IC→パッケージ→基板を通って熱が空気に放出される。この時の熱抵抗がどの程度なのかが、以下のホームページに書かれている。~
https://www.njr.co.jp/products/semicon/package/thermal.html~

これを見ると、大体パッケージにもよるが、100~200[℃/W]程度の熱抵抗とっている。
また、以下の資料を参考にすると、4層基板で45.2[℃/W]の熱抵抗を持っていると書かれている。
(当然条件によって違うが)~

http://rohmfs.rohm.com/jp/products/databook/applinote/ic/power/switching_regulator/thermal_resistance_appli-j.pdf~

以下も参考になった。~
http://www.tij.co.jp/analog/jp/docs/analogsplash.tsp?contentId=49908




**パラメータAD, AS, PD, PS [#u62e9db5]
http://www.ms1.mctv.ne.jp/sifoen.project/SPICE/Spice-Doc/MOSFET-Spice%20Parameter.pdf
~
などを参照。
 A : area
 P : perimeter
 S : source
 D : drain
の略語のようだ。


**ADC survey [#e36b920e]
googleで「ADC survey」と調べるとそれっぽいのがザクザク出てくる。~
https://web.stanford.edu/~murmann/adcsurvey.html~
一番目に出てきたのが有名なのだろうか。ISSCCとVLSIに出てきた全ADCをエクセルで整理している。

**オフセットとカレントミラーばらつきについて [#u4e2c5d3]

再度整理しておく。~
W[um], L[um], Aβ=0.02[um], Ax=tox[nm](単位自体は[um*mV/nm])とすると~

 ΔVos = (10Δov+tox)/sqrt(WL)
 ΔI/I = [0.02*(1+(tox/(10Δov)))/sqrt(WL)

1:Nのカレントミラーは
 ΔI/I(1:N)=(ΔI/I)*sqrt(0.5*(1+(1/N)))

となる。~
例えばΔov=0.2[V], tox=10[nm], W=50um, L=0.35[um]とすると
 ΔVos=(10*0.2+10)/sqrt(50*0.35)=2.86[mV]

Δov=0.3[V], tox=10[nm], W=50um, L=1[um]とすると
 ΔI/I = [0.02*(1+(10/(10*0.3)))/sqrt(50*1) = 0.012

となる。




**bootstrapped switch [#d2c793e1]
http://ieeexplore.ieee.org/document/7258484/~
IEEEにrazaviの資料がある。

**位相余裕を60度残すための2nd poleの大きさ [#dbe7f361]
GBWに対して2倍程度必要である。~
 tan^-1(GBW/2GBW)≒26.5

**Ahujaの位相補償 [#j41bc9da]
http://tfje.seesaa.net/article/127384181.html~

通常のPZ補償ではなく、間接的にフィードバックをかける方法。
色々と調べてみると、どうもAhujaという人が始めに考えたもののようだ。~
~
http://ieeexplore.ieee.org/document/1052012/
~
indirect compensationなどとも呼ばれているようだ。~
razavi p449辺りからも同じような回路構成について解説がされている。

**抵抗のばらつきについて [#u570a114]
とあるプロセスのモンテカルロ解析を行ったところ、LOTばらつきはσで4%程度、DEVばらつきは大体1/sqrt(WL)%に比例していた。大雑把な目安としてもいいだろう。

**ばらつきについて [#za988e21]
http://www.ssc.pe.titech.ac.jp/~okada/paper/dthesis.pdf~
参考になりそう。~
大きく分けると、1.局所ばらつき。これが差動対などのペア性のばらつきの下限を決める(WLサイズを大きくすることで低減可能)。2.大域ばらつきは位置依存性によるものであり、これが絶対値のばらつきの支配的要因だと思われる(このため、遠い場所にあるMOSとMOSなどのばらつきは大きくなる)。3.レイアウト依存のばらつきには大きく分けて二つあり、ローディング効果と大域ばらつきが支配的である。ローディング効果についてはダミーMOSを配置することで対策出来る。大域ばらつきに関しては、レイアウトによって改善することが出来る。良く使われるのは一次元交差接続やコモンセントロイドなどがある。十分に大きなフィンガー数がある場合、一次元交差接続とコモンセントロイドではあまり差が少なくなってくる気がするが、どうなのだろうか。定量的に評価している資料があればうれしいが・・・。~
局所ばらつきはWLを大きくしていくと減少していくが、大域ばらつきはWLの値では変化しない。つまり、帯域ばらつきが絶対ばらつきの下限を決定する。~
実際のシミュレーションでは、LOTばらつきはSS, FFのコーナー解析と同じような結果をもたらす。モンテカルロ法で特に有用なのはDEVばらつきが分かることであり、実際に手計算との整合性(sqrt(WL)に比例するようなばらつき)を確認することは重要である。~
プロセスによってはMC解析が出来ない場合があり、その場合はコーナー解析と手計算で代用するしかない。


**1:Nのカレントミラーばらつきについて [#s61f4757]
http://ecee.colorado.edu/~ecen4827/lectures/Random_Offset_CMOS_IC_Design_CU_Lecture_Art_Zirger.pdf~

上記によると、
 sqrt( (ΔI/I)^2+[(ΔI/I)/sqrt(N)]^2)


**spiceモデルのPOLYについて [#na490c7b]
知恵袋に分かりやすい記述があった。~
>EOS 7 1 POLY(1) 16 49 1E-3 1~
が入力オフセット電圧を表す部分になります(文字数制限のため全て添付できませんでした)。冒頭のEは電圧制御電圧源の意味で、次のOSが電圧源の名前(Offset Sourceの略?)です。その次の 7 が電圧源の+ノード番号、 1 が-ノード番号です。POLY(1) は電圧の計算式が1次式という意味で、その次に 16 49 1E-3 1 と書かれているのは、計算式が 1E-3 + 1*(16番ノード電圧-49番ノード電圧) で表されるという意味です。この書き方だと、入力オフセット電圧は一定値でなく、16番ノード電圧と49番ノード電圧の差で変わってきます。

**open IP [#neca58c1]
http://research.kek.jp/people/ikeda/

**手計算とsimulationについて [#oa021ddd]
特に注意したいのは、Lが小さい場合にはVTHが変動することだ。

**ばらつきによる影響について [#sba7c067]
http://www.ece.iisc.ernet.in/~banerjee/course_E3238/Upload_files/pelgrom_matching.pdf~

式(11)より
 (ΔI/I)^2 = (4*ΔVTH/Δov)^2 + (Δβ/β)^2
また
 ΔVTH = tox/sqrt(W*L)
 Δβ/β = 0.02*(10^6)*/sqrt(W*L)
いずれも単位は[m]である

以下文献によるとΔβ/βの比例係数Aβは大体2[%um]らしい。そのため0.02*10^-6とした。
~http://ecee.colorado.edu/~ecen4827/lectures/Random_Offset_CMOS_IC_Design_CU_Lecture_Art_Zirger.pdf~

**designers guide [#l286fed2]
http://www.designers-guide.org/

**ゲート-バックゲート間の容量CGB [#i3e8ae5a]
飽和領域においてはCGB≒0。~
http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/5.1.pdf

**集積回路上のインダクタモデルの計算式 [#m3c17d0a]
http://www.circuits.dk/calculator_planar_coil_inductor.htm~
精度は数%程度の誤差のようだ。単位はnH。ついでに元論文は~
Simple Accurate Expressions for Planar Spiral Inductances~
https://web.stanford.edu/~boyd/papers/pdf/inductance_expressions.pdf

**クロックの立下り時間の変動とチャージインジェクション量 [#i33a0779]
 http://www-inst.eecs.berkeley.edu/~ee247/fa06/lectures/L19_f06.pdf
上記が詳しい。立下り時間をゆっくりにしたほうが、電荷が入力側に流れていくのでインジェクションによる電圧変動は小さくなるようだ。

**電流源負荷における差動増幅段の大信号動作 [#h1869d0d]
少し分かりにくかったのでメモ。Razavi本では、差動増幅段の大信号解析の記述は特に見当たらない。~
電流源負荷の分かりにくいところは、チャネル長変調効果を無視すると、Voutの電圧が定まらないところである。NMOS入力の差動増幅回路について考えてみる(例えば図4.32(b)など)。まず、同相信号入力をGNDからVDDまで増やしてみよう。ISSの代わりにトランジスタを想定すると
 Vin < VTH
 out = VDD
 Vin > VTH
 Vout減少
 Vin > Δovss + Δov12 + VTH_N
 VDD - Δov34 > Vout > Δovss + Δov12
となる。Voutが定まらないことが分かる。現実的には、チャネル長変調効果などによって、Voutは一意に定まる。Vout=VDDから減少していくことを考えると、
 Vout = VDD - Δov34
に近い値に落ち着くのだろう。さらにΔVinを大きくしていくと、Voutは少しずつ低くなっていくはずである。~
次に差動入力について考えてみる。同相入力での平衡状態で考えた
 Vout = VDD - Δov34
が、どのように変化するのか考えてみる。ΔVinを少しだけ増やすと、その変化は急激にVoutに現れる。ソース接地増幅回路などをイメージすれば分かりやすいだろう。この急激な変化はM12またはM34が非飽和領域になるまで続く。非飽和領域になると、変化はゆるやかになり、やがてほぼ一定の値となる。

**gmとroの文字的な意味 [#p99598ca]
roはoutput resistanceからきている気がする。
一方、gmはよく分からない。コンダクタンスのもともとの記号がGで、小信号的には小文字にするというルールでgとなったのだろう。mはmutual(相互)だと思う。コンダクタンスがなぜGになったのかは気になるところである。またはGainの略だろうか?

**基板バイアス効果の影響 [#y9194e7d]
BS間にかかる逆バイアスが大きくなると、しきい値電圧はあがる。~
より簡単にいえば、通常の回路構成ではソースがGND(NMOS)またはVDD(PMOS)から浮いているようならば、しきい値電圧は上がる。

**NMOSにおけるIDに対するVGSとVDSそれぞれの関係 [#x6095d6e]
-弱反転領域(VGS<VTH)のとき~
 ID = 0
VGS、VDS1ともにハイインピーダンス状態のようになる。ほとんど電流が流れることはない。
-強反転(VGS>VTH)かつ非飽和領域(VDS<VGS-VTH)のとき~
 ID = β * [(VGS-VTH)*VDS - VDS**2/2]
VGSから見ると、電流は比例の関係である。VDSから見ると、電流は2乗で減少していくように見える。
-強反転(VGS>VTH)かつ飽和領域(VDS>VGS-VTH)のとき~
 ID = (β/2) * (VGS-VTH)**2
VGSから見ると電流は2乗で増加していき、VDSから見ると、ほとんど変化がなく、電流源のように見なせる。

**NMOSにおけるgmに対するVGSとVDSそれぞれの関係 [#x5d190b8]
-弱反転領域(VGS<VTH)のとき~
 gm = 0
VGSが変化してもIDはほとんど流れないので、ほぼ0。
-強反転(VGS>VTH)かつ非飽和領域(VDS<VGS-VTH)のとき~
 gm = β * VDS
VDSに比例する。非飽和領域におけるVGSの変化が線形であることを考えると、あまりgmが高くないことが想像できる。
-強反転(VGS>VTH)かつ飽和領域(VDS>VGS-VTH)のとき~
 gm = β * (VGS-VTH)
VGSに比例する。

**PMOSに流れる電流の条件式 [#f40eb8a1]
意外とPMOSの符号を考えた上での電流の特性式が見当たらないので、メモ。VDDを基準電位とすると、VDS < 0、VGS < 0、VTH_P < 0となる。この条件を考えたとき、
 弱反転領域はVGS > VTH_P
 強反転領域はVGS < VTH_P
 飽和領域はVDS < VGS-VTH_P
となる。~
飽和領域では
 IDsat_P = (1/2.0) * beta_P * (VGS-VTH_P)**2 * ( 1-LAMBDA_P*VDS)
 gmsat_P = - beta_P * (VGS-VTH_P) * ( 1-LAMBDA_P*VDS )
非飽和領域では
 IDlin_P = beta_P * ( (VGS-VTH_P)*VDS - (1/2.0) * VDS**2 )
 gmlin_P = - beta_P * VDS

**PMOSの小信号等価回路 [#jcdbddc9]
NMOSの小信号等価回路に対して、VGSとVBSによる電流源の向きを反転させればいい。

**飽和領域と非飽和領域の境目 [#b75ed5ec]
 VDS = VGS - VTH
となる時がちょうど飽和・非飽和の境目だが、この数式は
 VGD = VTH
とすることも出来る。当然と言えば当然だが、ゲート・ドレイン間の電圧がしきい値電圧VTHを超えているか否かで飽和・非飽和が決まる。またこの時、ちょうどピンチオフ点ができるかどうかも決まる。ピンチオフ点ができている時が飽和領域と考えれば、それもまた当然だろう。ここで重要なのは、飽和・非飽和を決める影響がソース電位には無いということだ。オンオフはVGSが決定し、飽和・非飽和はVGDによって決まる。~
NMOSを考えると、ゲート電圧がドレイン電圧よりもVTH以上高い電位ならば非飽和、またはゲート電圧からドレイン電圧を引いた時にVTH以下ならば飽和となる。
個人的には後者のほうが、デバイスの動作を説明できている気がする。つまり、ゲートドレイン間の電位差がVTH以下になると、ピンチオフ点が出来て飽和領域になるということだ。この時、当然ながらゲート電圧からドレイン電圧を引けばVTH以下の電位差になるはずである。つまり飽和領域。~
一方、PMOSだが、これも同様にゲート電圧からドレイン電圧を引いたときに、-VTH以上になれば飽和となる。
どちらも、ソースを基準として、電流をドバドバ流すためのゲートに対して、それよりも過剰にドレイン電圧が印加されているかを意識すれば分かりやすい。水のアナロジーで言うならば、ゲート=門が開けば開くほど、水はたくさん流れるが、それを流すための力が小さい時は、まだまだ水を流せることになる。この時ドレインは小さい。その後、ドレイン電圧をどんどん上げていく=水の流れを増やしていくと、門=ゲートに対してコレ以上流すことが出来ない水の量というものが出てくる。これが飽和領域であり、ドレイン電圧が過剰に印加されている状態だ。NMOSにしろ、PMOSにしろ、ソースからのゲート電圧に対して、ドレイン電圧がゲートよりもVTH分だけ印加されているかどうかで飽和領域か非飽和領域かの違いが分かるはずである。~
さらに、回路的に考えるとすると、NMOSの場合はVGとVD+VTHの大小関係によって見分けるのが分かりやすい気がする。当然VD+VTHの方が大きくなったら飽和領域である。また、PMOSの場合はVGとVD-VTHの大小関係である。この場合は当然VD-VTHがより小さくなれば飽和領域である。~
回路レベルで考えるのならば、NMOSの場合はゲート電圧がドレイン電圧よりもVTH以上高いと非飽和領域、PMOSの場合はゲート電圧がドレイン電圧よりもVTH以上低いと非飽和領域になると考えればいいだろう。

**オーバードライブ電圧⊿ovと飽和ドレイン電圧Vdsatの違い [#ae6ffdc5]
数式的にはまったく同じだが、何が違うのか。前提として、飽和領域においてある電流IDを流したいとする。この時、電流IDを流すために、ゲート電圧にVTHに加えて余分に印加する必要のある電圧が⊿ovである。つまりVGS=VTH+⊿ovとなる。この時、
 ID = (β/2)*(VTH+⊿ov-VTH)**2 = (β/2) * ⊿ov**2
となることが分かる。また、飽和領域になるために最低限ドレイン電圧に印加する必要のある電圧がVdsatである。つまり、飽和領域の条件式より
 Vdsat = VGS-VTH
となる。ここでVGS=VTH+⊿ovなので、
 Vdsat = ⊿ov
となるわけである。どちらかと言うと、先に⊿ovが出てきて、vdsatを計算すると⊿ovに等しくなるというイメージである。

**ソース接地増幅回路のイメージ [#i09e8051]
入力デバイスであるM1に対して、VGS>VTHの時には、ソースドレイン間がハイインピーダンス状態である。VGS>VTHのとき、飽和領域だとすると、このときM1は電流源のような状態となり、VGSによってのみ電流の大きさが決まる。その電流の大きさに必要な分のVdsatがソースドレイン端にかかっていれば飽和領域を保つことができる。つまり、飽和領域においては、M1以外の負荷のみによってVoutの値が決定される。ここで、VGSを上昇させていくと、いずれかは非飽和領域に突入する。この比飽和領域においては、VGSを上昇させていくと、ソースドレイン間のインピーダンスはどんどん小さくなっていく。よって、負荷だけでなく、M1に引きずられるようにしてVoutが決定する。非飽和領域では、負荷が一定なのに対して、M1のソースドレイン間のインピーダンスがどんどん減少していく。その結果、VoutはVsに漸近していくことになる。

**ソース接地増幅回路のイメージ2 [#o9f5e5f5]
本質的には、電圧Vin→電流gm*Vin→電圧-gm*Rout*Vinという風に、電圧を電流に変換して、その電流を再び電圧に戻しているということではないだろうか。その変換係数がいわゆる利得である。λ=γ=0とした時、ドレインに抵抗Routがついているトランジスタを想像すると分かりやすい。このトランジスタはVinの値によってのみ電流が規定され(gm*Vin)、その電流は抵抗Routを流れるため、そこに電圧の変動が発生する(-gm*Vin*Rout)。この条件から、γ≠0の時でも同様のことが考えられる。つまりVBSの変化を電流にして(gmb*Vbs)、その電流を抵抗Routによって再び電圧に変換しているのである(-gmb*Rout*Vbs)。さらにλ≠0の場合、つまりroについて考えてみよう。roの影響は、電流を電圧に再び戻すときに影響してくる。電流がRoutとro、それぞれに流れるために、結局Routとの並列抵抗になることが分かる。~
以上より、ソース接地増幅回路の本質は、電圧Vinを電流Iout(=gm*Vin+gmb*Vbs)に変換し、その電流を再び電圧(-Iout*Rout||ro)に変換することで利得を稼いでいるということになる。

**CMOSスイッチと基板バイアス効果 [#n32a7434]
L=GND、H=VDDとした時のCMOSスイッチがあるとする。スイッチがオンになる時、IN=VDD、OUT=GNDの場合とIN=GND、OUT=VDDの場合の変化を考えてみる(IN=OUTの場合はVDS=0で状態は変化しないはずなので考えない)。IN=VDD、OUT=GNDの場合では、NMOSだとOUT側がソースとなり、スイッチがオンして電流が流れていくと、だんだんとVGSが高くなっていき、OUT=VDD-VTHとなった時に電流が流れなくなってしまう(サブスレッショルドリークはあるが、スイッチとしての機能を考えると動作速度にもよるが、OUT=VDD-VTHと考えるのが無難である)。一方PMOSでは、IN側がソースなので、常に|VGS|=VDDとなり、電流はVDS=0となるまで流れ続ける。つまり正しく論理値が送れていることになる。一方、IN=GND、OUT=VDDの場合ではこの関係が逆になる。つまりNMOSはVGS=VDDとなり、OUT側もGNDになる。PMOSの場合は、|VGS|=VTHの段階でMOSがオフしてしまう。このため、NMOSとPMOSを組み合わせたCMOSスイッチを利用することで、お互いのカバーをし、どの場合でもスイッチとしての機能を果たせることとなる。~
ここで興味深いのは、基板バイアス効果を考慮した動作である。例えばNMOSの場合、IN=VDD、OUT=GNDでは最終的に落ち着くソース電位がVDD-VTHであった。この時、VB=GNDとするとVSB=VDD-VTHとなることが分かる。計算は面倒臭いが、この式から基板バイアス効果によってVTHが増加することが分かる。これを考慮すると、実際にはNMOSスイッチだけではかなりの電圧ドロップが生じることになる。スイッチ一つを作るときでも、この関係に留意したい。

**非飽和領域における小信号等価回路 [#l657c4d6]
 gm = beta * VDS
 gmb = gm * gamma / (2*(2PHI + VSB)**(1/2))
 ro = 1 / (VGS-VTH-VDS)
となる。飽和領域に比べると、非飽和領域はVGS-VTH>VDSとなっている。そのため上記式から分かるように、gmおよびroは飽和領域に比べて小さくなる。また、VGS-VTH=VDSのとき、gmは飽和領域と等しくなり、またroは(チャネル長変調効果を考えなければ)無限大となることが分かる。

**MOSの記号の矢印の意味 [#k5fedaf6]
MOSの記号には、矢印が書かれているが、これはゲート直下とソース(ドレイン)のpn接合の向きを表している。さらに、NMOSとPMOSには矢印が一個しか書かれていないが、電流の方向を指し示す意味もあるのだと思う。



*レイアウト [#l8815ac3]

**fingerとmultiplierの違い [#r09c7085]
レイアウトをする時に、fingerとmultiplierという表記があるが、何が違うのだろうか。

W = 10um~
L = 1um~
として、W/L=10/1となるトランジスタを考えてみる。

:finger|トランジスタのWをどれだけ分割するか

fingerの意味はトランジスタのWをどれだけ分割するかということである。つまり、実際の幅はW/fingerとなる。~
finger = 5とすると、~
W = 2um~
L = 1um~
となるようなW/L = 2/1のトランジスタが5つ作られることになる。

:multiplier|トランジスタを何個配置するか

multiplierの意味は、トランジスタを何個配置するかということである。つまり、実際の幅はW*multiplierということになる。multiplier = 5とすると、W/L=10/1のトランジスタが5つ作られることになる。

**Cjswの意味 [#f89a770b]
Capacitance junction side wallの略のようだ。側壁接合容量とでも訳せばいいだろうか。

**役に立ちそうなppt [#pe78ff70]
http://ims.unipv.it/Courses/download/AIC/Layout02.pdf



*CMOS OPアンプ回路 実務設計の基礎 [#u7afbe15]

**p85 レギュレーテッドカスコード回路 [#m7aa9ca3]
今までいまいちしっくりきていなかったが、なんとなく理解できた。
通常のカスコード回路は、いかにしてVx(入力段MOSとカスコード段MOSの間の電位)を動かさないかというところに意識を置いている。レギュレーテッドカスコードは、これに加えて、フィードバックをすることによりカスコード段のVGを動かして電流を調整しようとしている。~
フィードバックによって、Vxは一定の電位Vrefになる。このことは、入力段のVGSおよびVDSが完全に決定されるということである。よって、電流値は一定となる。当然Voutの変動によってカスコード段が流すことの出来る電流値は変化する。そこで、Voutの変動に対してVGを変化させることで、入力段が流す電流と一致させようとしているのである。~
定性的な話はこのくらいにしておいて、定量的に出力抵抗を求めてみる。
 VG = A(Vref-Vx)
となることから、M2の小信号電流は
 id = gm2*(VG-Vx)
 小信号的にはVref=0となり
 id = -gm2*Vx(A+1)
となるのである。最終的には
 rout = ro1+ro2+(A+1)*gm2*ro1*ro2
となることが分かる。

*アナログCMOS集積回路の設計(Razavi) [#qb616be3]

[[アナログCMOS集積回路の設計>CMOS/Design_of_Analog_CMOS_Integrated_Circuits]]
に置いてある。