Quartus Prime使用時の注意点

フォルダやファイル名に日本語があると、エラーが出てしまい正常に表示されない

altpllを動作させる

ModelSim-AEでALTPLLのシミュレーション?
http://fpgavhdl.blog15.fc2.com/blog-entry-1.html

テストベンチの作成方法

http://www.altima.jp/column/fpga_edison/testbench.html

wireとregの違い

clk同期かどうかの違いである。あれこれ言うより、簡単なプログラムとタイミング図を見た方が分かりやすい。

timing.png
module test(clk, in,wire_out, reg_out);

	input clk,in;
	output wire_out, reg_out;

	wire wire_out;
	reg reg_out;

	assign wire_out = in;

	always@( posedge clk)
	begin
		reg_out <= in;
	end
endmodule

Xilinx ISE ERROR: Xst:899

http://www.ikaken.com/archives/48
always文の条件が複雑だとなるようだ。感覚として、3つ以上の条件を同時に指定すると、このエラーが起きるような気がする。