アナログCMOS集積回路の設計 基礎編(Razavi)

razaviの解答

Design of Analog CMOS Integrated Circuits,solutions(McGraw)
https://docs.google.com/file/d/0B9pnYnLwwCewY2ViZmI0YTItOTY4Yi00ODRmLTljOGQtMThhMmMxZThmYWJk/edit
版が改定されているようで、問題の順番が違うが、解答が一通り乗っている。すごい。

p14 ダイオードの逆バイアスによる寄生抵抗成分

一般に、NMOSトランジスタの基板には回路の中で最も低い電位が与えられ、ソースやドレインと基板の間の接合ダイオードは逆バイアスされる。

この場合、ドレイン端と基板(GND)の間では逆バイアスによって電流が流れてしまうので、等価的にはトランジスタと並列に抵抗が存在していることになるはず。この抵抗はどの程度のものなのだろうか。恐らく非常に巨大な値なので、近似的には無視できるはずだが・・・機会があれば計算してみる。

p16 ゲートと基板間に出来る直列容量

さらにVGを高くすると、空乏層の幅が広がり、酸化膜とシリコンの界面の電位が上昇する。この構造は、ゲート酸化膜の容量と空乏層の容量が直列接続した構造になっている。

直列になるのはなぜだろうか?酸化膜と空乏層の間の位置から見ているからか?間の位置をaとすると、aから基板間には確かに容量があり(これはSiO2の絶縁膜があるため)、p基板に対しては空乏層が出来ており、等価的には容量と見なしていいから、だろうか。

追記
C1とC2の直列容量 メモ:絵から学ぶp74

p17 数式(2.1)の導出

この式、どうやって導出したのか。半導体デバイスの本を読まなければならない。

p20 文章の誤り

×「そこで両辺にdVをかけて積分すると」
○「そこで両辺にdxをかけて積分すると」
となるはず。

p20 回路の電流が一定になる理由

IDの値はチャネルのどこでも同じはずだから

今更ながらの疑問だが、何故同じになるのだろうか。キルヒホッフの第一法則ではあるが、何故これが成り立つのかと言われると、答えることが出来ない。マクスウェルの方程式から立ち返る必要がある。

p21 オーバードライブ電圧の意味

これ以上(過剰な)ドレイン電圧を印加しても電流が変化しないときの電圧、という意味でオーバードライブ電圧が使われているようだ。飽和領域も、電流が飽和するという意味から来ているのであろう。つまり、ドレイン電圧VDSが、VGS-VTHの時の電圧の名称が、オーバードライブ電圧ということである。ただし、オーバードライブ電圧の大きさは、VGSで制御することになる。

p23 ピンチオフ

ピンチオフとは、ちょうどゲートに印加される電圧(VGS-Vx)が閾値とおなじになった結果、その直下のキャパシタに蓄えられる電荷が0になった点、現象ということか。

p24 図2.16 ピンチオフ点作用とトランジスタにかかる電界の分布

ピンチオフ点が発生すると、その点からドレイン端までは、ゲートと基板間のキャパシタに蓄えられる電子が存在しないことになる。つまり、その領域ではp型半導体のもともとの抵抗値に戻ったとも言える。なので、この抵抗成分に巨大な電界が印加されることになる。ソースからドレインまで、MOSを細かく切っていき、単位断面積当たりの等価抵抗に分けて考えると、ソースの方は抵抗成分が小さいのに対して、ドレインの方は抵抗成分が大きいはず。そのためドレイン端には大きな電界(電圧)がかかることになる。抵抗が変わったように見えるのは、そもそもゲート電圧によって絶縁膜直下に電子が蓄えられたからである。つまり、ゲート電圧によって電子の密度が決まり、ドレイン電圧によって電子の速度が決まることになる。この二要因によってトランジスタを流れる電流の大きさが決まると考えるとイメージがしやすいかもしれない。

p24 ピンチオフ点からドレイン端までに印加される電圧

VDS - (VGS-VTH)

となる。実際には、非常に微小な区間に対してこれだけの電圧が印加されるので、ピンチオフ点からドレイン端までには高電界がかかっている状態になることが分かる。

p24 Siの移動度

電子とホールの移動度の違いはどこから生まれているのか。

p25 数式(2.18)の導出

VGS-VTHを消している。数式(2.13)をVGS-VTH=の形に変形して数式(2.17)に代入することで出てくる。

p25 数式(2.19)の導出

βを消している。数式(2.17)を数式(2.13)に代入することで出てくる。

p25 飽和領域におけるID対VGSの関係とgm

ID対VGSは、ただの二次関数であるので、それを微分したgmはただの一次関数である。VGS>VTHの時、電流IDは二次関数として増加する。その傾きを見ているのが図2.18の左の図である。IDが二乗で増加しているので、gmは線形に増加。これを考えると、真ん中の図も当然のことである。IDが線形に増加しているので、gmはルートの増加になる。この時、VGSはルートで増加していることになる。また、ID一定でVGS-VTHを増加させているが、これは現実的にはW/Lを変えることでしか達成できない。VGS-VTHを増加させると、

W/L ∝ (VGS-VTH)**-(1/2)

となるように減少していくはずである。これが右側の図である。 また、図2.18は数式(2.17)、(2.18)、(2.19)を見ても分かる。

p27 誤植?

直観的には、ゲート電位とドレイン電位の差が十分に大きくないと反転層が形成されずに、チャネルはピンチオフする。

これ、文章が間違っている気がする。

直観的には、ゲート電位とドレイン電位の差が十分に大きくないと反転層が形成されずに、チャネルはピンチオフするしない。

となるべきではないだろうか。

p28 基板バイアス効果

VBにかけるマイナスの電位が大きいほど、より多くのホールが基板の接続点に引き寄せられて、より多くの負の電荷があとに残る。

これは分かる。要は、上側がゲートのポリシリコン、下側が基板となっているキャパシタを考えればいい。キャパシタの下側にマイナスの電位を与えれば、その基板には当然負の電荷が溜まる。

式(2.1)を見ると、しきい値電圧は空乏層の電荷量の関数になっている。反転層が形成されるまでの間は、Qdはゲートの電荷と総量が一致しなければならないからである。こうしてVBがマイナスに大きくなると、Qdは増えて、VTHは高くなる。

これがよく分からない。式(2.1)が分からないのだから、当然と言えば当然か。つまり、なぜQdが増えるとVTHが高くなるような式が導出されたのか、が理解できないわけだ。直観的には、基板が負に帯電しているので、ゲートに印加するしきい値電圧はより小さくても済む、と考えてしまうが・・・。これも半導体デバイスの勉強をしてから考察することにする。

追記
デバイスの基板バイアス効果を参照。

p30 チャネル長変調効果を取り入れた数式

数式(2.26)だが、非飽和領域との境界が滑らかに繋がらない気がするが、シミュレーションのモデルではどうなっているのか。
→非飽和領域でも(1+LAMBDA*VDS)の項を付け足している。

p30 近似について

1/L' = 1/(L-ΔL) =(1/L)*(1/(1-(ΔL/L)))

ここで

1/(1-a) = (1+a)/(1-a^2)
a→0
1/(1-a) ≒ 1+a

となるので、

1/L' = (1/L)*(1+(ΔL/L))

p33 サブスレッショルド領域におけるトランスコンダクタンス

式を見ると、IDを一定にしてWを大きくするとトランスコンダクタンスをいくらでも大きくできることになるが、はたしてそれは可能だろうか?

ID一定でトランスコンダクタンスを大きくしたい理由は、低消費電力かつ利得を稼ぎたいためだろう。また、Wを大きくしていくと、サブスレッショルド領域になると書いてあるが、これは限りなくサブスレッショルドに近くなるだけで、どちらかと言えば飽和領域のはずである。

p33 電圧の上限

  • 高電圧をかけるとゲート酸化膜が破壊されるのは何故か
  • パンチスルーとは
  • ホットエレクトロン効果とは

p36 C1とC2の直列容量

チャネルと基板の間の空乏層容量

という文章を見ても分かる通り、やはりチャネルの反転層と、ゲート酸化膜の間の容量がC1、基板との間の空乏層容量がC2となる。

p36 C2、C3、Cj、Cjswの導出方法

どこからこの数式が出てきたのか。

p37 例題2.6

結局、図2.32(a)と(b)のトランジスタの容量の差は

(1/2)WECj + WCjsw

となる。折り返し構造によって容量特性が改善されるということか。実際に作るときは、この影響をどの程度考慮するのだろうか。例えば高周波回路なんかでは、トランジスタの寄生容量にはかなりシビアになると思うが、その場合は、できるだけfinger数を増やして、一つあたりのWを出来るだけ(最小寸法まで)小さくするのだろうか。また、

素子分離領域にはチャネルインプラが打ち込まれるから容量が大きくなる

とはどういう意味か。 デバイス、プロセスの勉強をしなければ厳しそうだ・・・。

p38 誤植1?

デバイスがオフのときは、CGD=CGS=CoxWとなる。

COXではなく、COVの間違いだろう。

デバイスがオフのときは、CGD=CGS=CoxvWとなる。

p38 誤植2?

CGS = 2WLeffCox/3 + WCox

これも間違えている。

CGS = 2WLeffCox/3 + WCoxv

p38 図2.33 容量のVGS依存性について

これ、最初はイメージがしにくかったけど、要は

dQ/dVGS = C(VGS)

という数式で表せるということか。普通のキャパシタならば、理想的には両端にどのようなバイアス電圧が印加されていたとしても、そこから微小電圧⊿Vの変化量を与えても蓄えられる電荷量⊿Qは一定のはずである。ところがトランジスタの場合、VGSの値によってキャパシタンスが変わってしまう。
VGS<VTHのとき、ゲートとチャネル間の容量は存在しないことになっている。これは、チャネルがハイインピーダンス状態になっていて、等価的にC1がハイインピーダンスに直列接続されているためだと思われる。この時は、結局オーバーラップ容量であるCovWとなる(単位ゲート幅あたり)。
VTH<VGS<VDS+VTHのとき、トランジスタは飽和領域である。ゲートドレイン間容量がほとんど弱反転領域と変わらないのも、ピンチオフ点ができることにより、ゲート電圧の変化が起こっても、ほとんどドレイン側から電荷が誘起されないからだと考えられる。一方、ソース側ではチャネルが形成されているので、ゲートとチャネル間の容量も考慮する必要がある。この容量が2WLCox/3と書かれている(参考文献は「Device Electronics for Integrated Circuits」であり、the Third Editionまで出ているようである。機会があったら読みたい)。
VDS+VTH<VGSのとき、ピンチオフ点は出来ておらず、ソースドレイン端のどちらにもチャネルが存在するので、ゲートチャネル間容量が、ほぼ等しく分配されることになる。これがWLCox/2+WCovである。
まとめると、基本的にはソースドレイン容量ともに、オーバーラップ容量+ゲートとチャネル間の容量の合計ということになる。弱反転、非飽和、飽和で、つまりチャネルがその端の近傍に形成されているか否かで、ゲートチャネル間の容量が並列的に合成されるかどうか決まる。なので、ゲートから見ると、弱反転でチャネル×、飽和で(ドレイン側の容量も持ってきて)最大となり、非飽和でドレイン端とゲートチャネル容量を分配することになる。またドレインから見ると、弱反転で同様にチャネル×、飽和領域でもピンチオフによりチャネル×、非飽和領域でチャネルが形成されてソースとゲートチャネル容量を分配することになる。

p39 ゲート基板間容量

基板から電位が供給されないのは、空乏層の存在があるからだろう。この空乏層は等価的にはキャパシタのように見えるので、電荷を基板からチャネル領域に移動することを防いでいることになる。

p39 例題2.7

この例題では、ゲートに対するソースとドレインそれぞれの容量、バルクに対するソースとドレインのそれぞれの容量、つまりCGS、CGDとCBS、CBDの容量が飽和、非飽和領域でそれぞれどのような値になるのかを調べている。
まず、ゲートに対するソースとドレインの容量は、図2.35(b)で表される。Vx=1.4Vまでが飽和領域で、それ以降が非飽和領域である。これは図2.33を見てもらえばわかると思う。
次にバルクに対するソースとドレインの容量だが、これはp36の(4)を参照すれば分かりやすい。底面容量Cjと側壁容量Cjswがあるが、どちらも接合面に印加される逆バイアス電圧によって値が変化することが分かる。これより、N側の端子とバルクの間には、一定の逆バイアス電圧が印加されているので容量は常に一定になる(途中でソース端とドレイン端が逆になるため、混乱しないようにNやFの記号を使っているのだと思う)。また、F側では、逆バイアス電圧がVxによって変化して、その影響で容量の大きさが変化している。これが図2.35(c)である。

p40 小信号等価回路とそのモデル

小信号等価回路というモデルがいきなり出てくるが、意外とこの等価回路についての説明がされていなかったので、ここで簡単にまとめてみる。
「CMOSアナログ/ディジタルIC設計の基礎」の3章p105-p108を参考にすると、以下のような記述がある。

電源(VDD)を入れたあと、回路が釣り合って静止した状態での各ノードの電圧や、各枝に流れる電流値を求めますが、この「静止状態」を本書ではDC釣り合い状態と呼ぶことにします。
小信号解析とは、このDC釣り合い状態で、回路に対し外から「小信号」の電圧や電流を与えた時、回路内部の電圧、電流が、DC釣り合い状態からどれくらい「変位」するのかを計算することです。その際、通常の回路を、「変位」のみに注目した別の回路に変換します。別の回路とは、「小信号等価回路」あるいは単に「小信号回路」と呼ばれています。

つまり、小信号回路とは、DC釣り合い状態(=MOSでは飽和領域)において、電流または電圧の変化分のみに注目した回路だと言える。
もともとMOSは、ゲートソース間電圧VGS、ドレインソース間電圧VDS、バルクソース間電圧VBSによって、ドレインソース間に流れる電流IDが変化するのであった。つまりID = f(VGS,VDS,VBS)ということである。ここで小信号等価回路は、あくまで変化分を見ているので、バイアス成分と小信号成分を分けて考える必要がある。バイアス成分をID、VGS、VDS、VBSとして、小信号成分をid、vgs、vds、vbsとそれぞれ置くことにする。p40における記号VGSやVDSは、あくまで飽和領域におけるバイアス成分からの変化量であり、これが小信号成分となる。教科書には

信号がバイアス点から大きく離れない場合は、小信号モデル、つまり大信号モデルを動作点周りで近似したモデルを使うことで簡略化できる

と書いてあるが、これは傾き(=gm,roなど)が大信号としては非線形だが、信号が十分に小さい場合には線形と仮定して近似をしているということである。これが小信号という名前の由来だと思われる。
これでようやく準備は整った。まずNMOS単体の時を考えてみる。飽和領域で動作するようなVGSとVDSが印加されているとして、この時流れる直流電流はIDとする。ここで、ゲートソース間電圧にVGS+vgsを印加すると、ドレインソース間に流れる電流はID+id(vgs)となる。この時、

id(vgs) = (∂ID/∂VGS) * vgs = gm * vgs

となる。これはvgsによって電流が変化する従属電流源と等価であり、これを示したのがp40の図2.36(a)である。しつこいようだが、これはあくまで変化分となり、単純に飽和領域でバイアス電圧しか印加されていない場合は、gmvgs=0となり、少信号的には電流はまったく流れていないことになる。また同様に、ドレインソース間電圧にVDS+vdsを印加すると、ドレインソース間に流れる電流はID+id(vds)となる。この時、

id(vds) = (∂ID/∂VDS) * vds = go * vds

となる。これはvdsによって電流が変化する従属電流源と等価である。よって、流れる電流の変化分idの合計は

id = id(vds) + id(vgs)

となる。この等価回路を示したのが、p40の図2.36(b)である。この後、id(vds)を抵抗としているが、これは単純に従属電流源がまさにvdsによって変化するからである。

ro = vds / id(vds) = vds / (go * vds) = 1/go

と表すことが出来る。これが図2.36(c)である。また、同様にバックゲート電圧による基板バイアス効果を考慮すると、図2.36(d)となり、その値は(2.39)から(2.44)に書かれている。
あくまで小信号等価回路は変化分のみを抽出しているのだと考えれば、VDDなどの直流電圧源は変化量が0なので、(AC)GNDに短絡されるのも納得できる。電流源が開放になるのも当然だろう。電流源は、一定の電流を流すので、その経路では変化量は強制的に0になる。つまり電流がまったく流れていない状態なので、等価的に開放に出来るわけだ。~

[150123追記]
増幅回路は基本的にフィードバックを行うため、入力端子は小信号で近似できる。そのため、小信号等価回路が重要になっているのだろう。もともとは、VGS,VDSに一定のバイアスが印加された状態でのMOSのyパラメータを小信号等価回路と呼んでいたのだと思う。
http://users.ece.gatech.edu/~alan/ECE3040/Lectures/Lecture26-MOSTranSmallSigModelAmplifiers.pdf
このため、

y11 = 0
y12 = 0
y21 = gm
y22 = go = 1/ro

となる。バックゲートに関してだが、S,D,Bの二端子対回路を考えれば同等の結果が得られるのだろう。最終的に容量を付け加えれば、見慣れた図2.38の回路図を作ることができる。

p42 誤植?

VSBが大きくなるほど、基板バイアス効果によるVSBの増加は小さくなる。

正しくは以下のようになるのではないか。

VSBが大きくなるほど、基板バイアス効果によるVSBIDの増加は小さくなる。

VSBが大きくなれば、gmbがその分小さくなるので、小信号的にはそれだけ電流の変化分idが小さくなる、ということを言いたかったのではないかと思う。

p46 蓄積状態

蓄積状態の時、ゲート直下にチャネルが形成されていないので、バックゲートが基板につながっているからといって、そのまま容量がCoxになる理由がよくわからない。イメージとしては、主にソースドレインとゲートの間の容量成分が主となってきそうな気がするが・・・。ゲート直下のpsubは確かにGNDだが、ほとんど電子が流れないので、大きな直列抵抗がつくようなイメージになってしまう。バックゲートまでの距離が短いのか、それとも全然見当はずれのことを考えているのかもよく分からない。これも後々デバイスの勉強をした後に再考する必要がある。

p47 使用するデバイスパラメータのメモ

imemognuplotで計算すると楽。

#真空の誘電率[F/m]
EPSILON_0 = 8.85 * 10**-12
#SI02の比誘電率[F/m]
EPSILON_SIO2 = 3.9
#ゲート酸化膜厚[m]
TOX = 9.0 * 10**-9
#単位面積あたりのゲート容量[F]
COX = (EPSILON_0 * EPSILON_SIO2) / TOX

#電子の移動度[m^2/Vs]
UO_N = 350 * 10**-4
#NMOSのチャネル長変調係数
LAMBDA_N = 0.1
#NMOSの基板バイアス定数[V**(1/2)]
GAMMA_N = 0.45
#2PHI[V]
PHI_N = 0.9
#NMOSのしきい値電圧[V]
VTH_N = 0.7

#ホールの移動度[m^2/Vs]
UO_P = 100 * 10**-4
#PMOSのチャネル長変調係数
LAMBDA_P = 0.2
#PMOSの基板バイアス定数[V**(1/2)]
GAMMA_P = 0.4
#2PHI[V]
PHI_P = 0.8
#PMOSのしきい値電圧[V]
VTH_P = -0.8

#VDD[V]
VDD = 3
#ゲート幅W[m]
W = 50 * 10**-6
#ゲート長L[m]
L = 0.5 * 10**-6
#beta_N
beta_N = UO_N * COX * (W/L)
#beta_P
beta_P = UO_P * COX * (W/L)
#抵抗[Ω]
R1 = 100
R2 = 200

#問題によって変える
Vx = 0
VSB(Vx) = 0
VGS(Vx) = 0
VDS(Vx) = 0

#基板バイアス効果を考慮したしきい値電圧
VTH_N(VSB) = VTH_N + GAMMA_N * ( abs( PHI_N + VSB(Vx) )**(1/2.0) - PHI_N**(1/2.0) )
VTH_P(VSB) = VTH_P + GAMMA_P * ( abs( PHI_P + VSB(Vx) )**(1/2.0) - PHI_P**(1/2.0) )

#飽和領域における電流
IDsat_N(Vx) = (1/2.0) * beta_N * (VGS(Vx)-VTH_N)**2 * ( 1+LAMBDA_N*VDS(Vx))
IDsat_P(Vx) = (1/2.0) * beta_P * (VGS(Vx)-VTH_P)**2 * ( 1-LAMBDA_P*VDS(Vx))

#非飽和領域における電流
IDlin_N(Vx) = beta_N * ( (VGS(Vx)-VTH_N)*VDS(Vx) - (1/2.0) * VDS(Vx)**2 )
IDlin_P(Vx) = beta_P * ( (VGS(Vx)-VTH_P)*VDS(Vx) - (1/2.0) * VDS(Vx)**2 )

#飽和領域におけるトランスコンダクタンスの式
gmsat_N(Vx) = beta_N * (VGS(Vx)-VTH_N) * ( 1-LAMBDA_N*VDS(Vx) )
gmsat_P(Vx) = - beta_P * (VGS(Vx)-VTH_P) * ( 1-LAMBDA_P*VDS(Vx) )

#非飽和領域におけるトランスコンダクタンスの式
gmlin_N(Vx) = beta_N * VDS(Vx)
gmlin_P(Vx) = - beta_P * VDS(Vx)

p47 2.1

この問題は、まさしくMOSの飽和領域におけるID-VGS特性である。VDS>VGS+VTHが常に成り立つので、飽和領域の電流を考えればいい。VGS>VTHでID=0、VTH<VGSの時、

ID = (β/2) * (VGS-VTH)**2

となる。

p47 2.2

gmは数式(2.18)、roは数式(2.38)より求めればいい。

[NMOS]
gm_N = ( 2 * UO_N * COX * (W/L) * ID * (1+LAMBDA_N*VDS)) ** (1/2)
ro_N = 1 / (LAMBDA_N*ID)
gm_N = 4.2 * 10**-3 [S]
r0_N = 20 * 10**3 [Ω]
gm_N * ro_N = 84.1
[PMOS]
gm_P = ( 2 * UO_P * COX * (W/L) * ID * (1+LAMBDA_P*VDS)) ** (1/2)
ro_P = 1 / (LAMBDA_P*ID)
gm_P = 2.5 * 10**-3 [S]
r0_P = 10 * 10**3 [Ω]
gm_P * ro_P = 25.0

今回の場合では、トランスコンダクタンスgmのオーダーはm(ミリ)、出力インピーダンスのオーダーはk(キロ)程度だということが分かる。NMOSにおいてgmro=84.1となっているが、これが達成しうる利得の最大値である。固有利得の詳しい話は3章で出てくる。

p47 2.3

p30より、チャネル長変調効果を一次近似しており、

λ = (⊿L/VDS) * (1/L)

となっている。この関係に留意せよと言っているのである。
gmは数式(2.18)を、roは数式(2.38)を使えば良い。チャネル長変調効果は無視している。結果としては、gmroの二乗がIDに反比例することが分かる。IDだけを変化させた場合、gmはルートで増えていくが、roは反比例の関係なので、当然と言えば当然か。ただ、ここで考えておきたいのは、利得を稼ごうとしてIDを増やしても意味が無い、いや利得は悪化してしまうことだ。また、Lを変化させば場合の利得がどうなるかというと、Lを大きくすると利得も大きくなることが分かる。gmは平方根のLに反比例しているが、roはλに反比例(=Lに反比例)するので、結果的に利得はLを大きくすると増加するのである。つまり、LまたはIDに対して、gmは変動が緩やか(平方根)なのに対して、roは急激な(反比例の)変化するということだ。

p47 2.4

(a)に関しては、VGS<VTHで弱反転、VTH<VGS<VDS+VTHで飽和、VDS+VTH<VGSで非飽和領域となる。ここで、VDSが小さければ、IDは常に非飽和領域となり、大きければ、VGSがVDS+VTHの間は飽和領域となる。
(b)に関しては、VBSが変化することによって、VTHの値自体が変化するということになる。VSBが大きくなるほどに、しきい値VTHは高くなるので、VBSが小さくなるほどにしきい値電圧は大きくなることになる。

p47 2.5(a)

基本的な方針として、Vxに対して、MOSが弱反転、非飽和、飽和のどの領域に属しているかを考えていけばいい。つまりVGS=VTH、VDS=VGS-VTHという境目に対して、Vxがどのような影響を与えるかを調べるわけだ。各領域において、IDが描く関数はある程度決まっているので、そこから概形を描けば良い。

VDS = VDD - Vx
VGS = VDD - Vx

となるので、VDS>VGS-VTHを常に満たし、飽和領域となる。ちなみに、ゲートとドレインが接続されている場合は飽和領域になる。これはダイオード接続のトランジスタでも同様である。あとはVGS<VTH、VTH<VGSを境目に弱反転か強反転かを分ければいい。

VGS<VTHの時
Ix = 0
gm = 0
VTH<VGSの時
Ix = (β/2) * (VDD-Vx-VTH)**2
gm = β * (VDD-Vx-Vth)

p47 2.5(b)

流れる電流方向がVxの値によって変わる問題である。なので、まずVx=1を境目にして場合分けしてみる。
Vx<1の時、M1の下側がドレインで、上側がソースとなる。この時、VGS=1.9-Vx>VTHが成り立つので、常に強反転領域である。また、VDS=1-Vx<1.9-Vx-VTHとなるので常に非飽和領域である。
1<Vxの時、M1の下側がソースで、上側がドレインとなる。この時、VGS=0.9>VTHとなり、常に強反転領域である。また、VDS=Vx-1<0.9-VTH=0.2、Vx<1.2の時、非飽和領域となり、1.2<Vxの時、飽和領域となる。従って

Vx<1の時
Ix = - β * ( ((1.9-Vx)-VTH)*(1-Vx) - (1/2)*(1-Vx)**2 )
gm = - β * (1-Vx)
1<Vx<1.2の時
Ix = β * ( (0.9-VTH)*(Vx-1) - (1/2.0)*(Vx-1)**2 )
gm = β * (Vx-1)
1.2<Vx<3の時
Ix = (β/2) * (0.9-VTH)**2
gm = β * (0.9-VTH)

p47 2.5(c)

ゲート電圧から考えていくと分かりやすい。Vx<VG-VTH=0.3の時まではVDS=1.9-Vx>1-Vx-VTHとなり飽和領域である。また、0.3<Vx<1.9までは、ゲート電圧が相対的に低くなり、VGS>VTHとなるので電流は流れない。さらに1.9<Vxとなっても、VGS<VTHとなり電流が流れない。この問題でよく分かるのは、ゲート電圧がソース電圧よりもある程度高くないと電流が全く流れなくなってしまうことである。

Vx<0.3の時
Ix = (β/2) * (1-Vx-VTH)**2
gm = β * (1-Vx-VTH)
0.3<Vxの時
Ix = 0
gm = 0

p47 2.5(d)

pmosなので、ソースとドレインがnmosの場合とは逆である。つまり高電位の位置をソースと考え、そこからどれだけ電圧が低いかでVGS、VDSが分かる。この例題の初期条件Vx=0を仮定すると、1.9V側がソースであり、1.9-1=0.9VだけVGSが印加されていることになる。またVDSは1.9Vである。本当は符号のことを考えて、-0.9V、-1.9Vとするのが正しいのだが、nmosと同じ要領で計算するにはこう考えたほうが楽である。
VGSを考えると、Vx<1.9で強反転、またこの時VDS=VGS-VTHを求めるとVx=1.8となる。なのでVx<1.8で飽和領域、1.8<Vx<1.9で非飽和領域である。1.9<VxでもMOSは強反転であり、VDS、VGS-VTHの関係を見ると常に非飽和領域となる。

Vx<1.8の時
Ix = - (β/2) * (|1-1.9|+|VTH|)**2
gm = - β * (|1-1.9|+|VTH|)
1.8<Vx<1.9の時
Ix = - β * ( (|1-1.9|+|VTH|)*|Vx-1.9| - (1/2)*|Vx-1.9|**2 )
gm = - β * |Vx-1.9|
1.9<Vxの時
Ix = β * ( (|1-Vx|+|VTH|)*|1.9-Vx| - (1/2)*|1.9-Vx|**2 )
gm = β * (1.9-Vx)

p47 2.5(e)

バックゲート電圧Vxによりしきい値電圧VTHが変化する。なのでまずしきい値電圧がどの程度まで変化するかを考える必要がある。ここで一つ疑問なのだが、razavi解答編だと2PHI_F+VSB>0との仮定を置いている。これは何故だろうか。確かに、FETを利用するときには通常p基板との間に逆バイアスをかけるのが普通だ。p基板とソースドレインはpn接合なので、順バイアスをかけたら電流がどんどん流れてしまうことになる。ただ、FETの機能としてはp基板の電位を上げていく(VSBを小さくしてマイナスにする)ことによってしきい値電圧が低くなるだけのような気がしないでもない。とりあえずこの疑問についてはまた考えることにする。VSB=1-Vxとなるので

Vx < 1.9

がバックゲート効果を考えることが出来る前提条件となる。この条件の上で、バックゲート電圧Vxの変化によるしきい値電圧VTHの変化を考える。

VTH = VTH + GAMMA * ( (PHI+VSB)**(1/2) - PHI**(1/2) )

となるので、

VTH(0)   = 0.89337470972132877
VTH(1.9) = 0.27309251587726879

となることが分かる。よってVGS=0.9>VTHを満たし、Vx<1.9において常に強反転領域となる。このことから、Vxをどんどん小さくしていっても、近いうちにしきい値電圧の上昇によりFETがオフして弱反転領域になってしまうことが分かる。VDS=VGS-VTHとなるようなVxにおいて飽和と非飽和領域が分かれるので、

Vx = 1.81

を境に飽和(Vx<1.81)と非飽和領域(1.81<Vx<1.9)となる。

Vx<1.81の時
Ix = (β/2) * (VGS-VTH)**2
gm = β * (VGS-VTH)
1.81<Vx<1.9の時
Ix = β * ( (VGS-VTH)*VDS - (1/2)*VDS**2 )
gm = β * VDS

p47 2.6(a)

PMOSである。まずゲートVGの電位を求める。

VG = Vx + (R1/R1+R2)*(VDD-Vx)

となるので、

|VGS| = VDD - VG = (R1/R1+R2)*(VDD-Vx)

となり、|VGS|=VTHを満たすとき、Vxは

Vx = VDD - (1+(R2/R1))*VTH

となる。よってVx < VDD - (1+(R2/R1))*VTHで強反転領域となる。また、|VDS|=|VGS|-VTHについて解くと

Vx = VDD + (1+(R1/R2))*VTH

となるので、0<Vx<VDDの範囲においては常に飽和領域である。

Vx<VDD - (1+(R2/R1))*VTHの時
Ix = (β/2) * (|VGS|-VTH)**2
gm = β * (|VGS|-VTH)
VDD - (1+(R2/R1))*VTH<Vxの時
Ix = 0
gm = 0

p47 2.6(b)

2.6(a)のNMOSの場合である。

VG  = Vx + (R2/R1+R2)*(VDD-Vx)
VGS = VG - Vx = (R1/R1+R2)*(VDD-Vx)
VDS = VDD - Vx

となる。VGS=VTHとなるようなVxをVx1、VDS=VGS-VTHとなるようなVxをVx2とすると

Vx1 = VDD - (1+(R1/R2))*VTH
Vx2 = VDD + (1+(R2/R1))*VTH

となるので、Vx<Vx1において強反転領域、またVx<VDDにおいて常に飽和領域である。

Vx<Vx1の時
Ix = (β/2) * (VGS-VTH)**2
gm = β * (VGS-VTH)
Vx1<Vx<VDDの時
Ix = 0
gm = 0

p47 2.6(c)

電流源I1があるので、トランジスタの下側がソースになるはずである。よって電流源とトランジスタの間の電位をVSとする。また抵抗R1に流れる電流をIR1とすると、

IR1 = I1-Ix = (Vx-Vs)/R1

これをVsについて解くと

Vs = Vx - R1*(I1-Ix)

となるので、

VGS = 2 - Vs = 2 - Vx + R1*(I1-Ix) ─── (1)

ここで、弱反転領域ではIx=0となるので、VGS=VTHとなるようなVxをVx1とすると

2 - Vx1 + R1*I1 = VTH
Vx1 = 2 + R1*I1 - VTH

となる。Vx<Vx1で強反転領域である。

VDS = Vx - Vs

となるので、VDS=VGS-VTHとなるようなVxをVx2とすると、数式(1)より

Vx2 - Vs = 2 - Vs - VTH
Vx2 = 2 - VTH

となる。Vx < Vx2の時に飽和領域である。

Vx<Vx2の時
Ix = (β/2) * (VGS-VTH)**2
gm = β * (VGS-VTH)
Vx2<Vx<Vx1の時
Ix = β * ( (VGS-VTH)*VDS - (1/2)*VDS**2 )
gm = β * VDS
Vx1<Vxの時
Ix = 0
gm = 0

VGS、VDSの中身にIxが入っているので、本当は上記の数式をIxについて解かなければならない。が、二次方程式なので解くのにはかなり骨が折れる。直観的には、電流源があるのでVxが増加すると、それに続いてVsも増加するようになる。 この時IxはVGSが次第に低くなっていくために減少していくことが分かる。飽和領域では、VGSが低下するためにIxが少しづつ減少していく。非飽和領域になると、VGSだけでなく、VDSの影響も受け始める。VGS減少で徐々にトランジスタの抵抗値が上がっていく(オフになる)ように見えるため、Vx-Vsの値はR1*I1に近づく。このため、VGS、VDSの影響を受けて飽和領域よりも急激にIx=0に近づいていくことになる。

p47 2.6(d)

電流源とトランジスタの間の電位をVs、R1に流れる電流をIR1とすると、

IR1 = I1 - Ix = (Vx-Vs)/R1

Vsについて解くと

Vs = Vx - R1*(I1-Ix)

これより

VGS = Vx -Vs = R1*(I1-Ix)

弱反転領域ではIx=0となるので、VGS=VTHを求めると

R1*I1 = VTH

となる。つまりR1*I1<VTHの時、Vxがいかなる値だとしてもトランジスタはオンしないことになるたしかにゲートソース間が短絡に近い状態と考えれば、R1にはhほとんど電圧が印加されず、トランジスタはオンしない。I1が小さくても同様。なので、今回の条件ではR1*I1>VTHを仮定する。

VDS = 2 - Vs

なので、VDS=VGS-VTHとなるようなVxをVx2とすると

2 - Vs = Vx2 - Vs - VTH
Vx2 = 2+VTH

となる。これよりVx<Vx2の時に飽和領域である。

[R1*I1<VTHの時]
Ix = 0
gm = 0
[R1*I1>VTHの時]
Vx<Vx2の時
Ix = (β/2) * (VGS-VTH)**2
gm = β * (VGS-VTH)
Vx2<Vxの時
Ix = β * ( (VGS-VTH)*VDS - (1/2)*VDS**2 )
gm = β * VDS

飽和領域ではVDSによって電流Ixが変化することはほとんどないので、VGS=R1*IR1よりVGSの変化はほとんどない。つまりVxが変化すると、線形にVsも変化していくということだ。実際の値として変化するのはVDSだけで、VGS、Ixは飽和領域において一定である。Vxを大きくしていくと、VDSはだんだんと小さくなっていき、Vx=Vx2となった瞬間からトランジスタは非飽和領域で動作することになる。今度はVxが変化すると、Vsが追従して変化し、その結果Ixの値が変わることになる。Vxを大きくしていくとすると、Vsも大きくなっていき、Ixは小さくなっていく。今度はVsは線形ではなく、R1とM1にちょうどI1が流れるような電位に調整される。このことを考えるとVxを大きくしていくと、Ixは減少していき、そのうちに電流方向が逆になることが分かる。電流が逆流する分、R1に流れる電流は増えていく。イメージとしては、R1に流れてくる電流がトランジスタと電流源に分岐することを考えればいい。

p47 2.6(e)

電流源とトランジスタの間の電位をVD、抵抗R1に流れる電流をIR1とする。

IR1 = I1 - Ix = (VD-Vx)/R1
VD =Vx + R1*(I1-Ix)

また、VGS=Vxなので、VTH<Vxで強反転領域である。VDS=VGS-VTHを解くと

Vx2 + R1*(I1-Ix) = Vx2 - VTH
Ix = I1 + (VTH/R1)
(β/2) * (VGS-VTH)**2 = I1 + (VTH/R1)
(VGS-VTH)**2 = (2/β) * ( I1+(VTH/R1) )

ここでVGS-VTH>0の時を考慮しているので、

Vx2 = VTH + ( (2/β)*(I1+(VTH/R1)) )**(1/2)

となる。Vx<Vx2の時に飽和領域である。

Vx<VTHの時
Ix = 0
gm = 0
VTH<Vx<Vx2の時
Ix = (β/2) * (VGS-VTH)**2
gm = β * (VGS-VTH)
Vx2<Vxの時
Ix = β * ( (VGS-VTH)*VDS - (1/2)*VDS**2 )
gm = β * VDS

Vx=0の状態では、R1にI1全てが流れるのでVDG=R1*I1である。Vxが増加して、強反転領域に突入すると、IxがVxに対して二乗で増加し始める。この影響でVDの電位は徐々に低下することが分かる。始めは飽和領域なので、IxはVGSにしか依存しない。その後、非飽和領域に入るとIxはVGSとVDSの両方の影響を受けるようになる。直観的には、VGSの増加に対して電流源があるためにVDSが減少するはずである。もしVGSが大きくなって、かつVDSも大きくすると、電流源I1よりも大きな電流がながれてしまうからである。なので、実際にはVDSがわずかに減少して、トランジスタに流れる電流は増加、抵抗R1に流れる電流は徐々に減少していくはずである。実際に計算式を求めれば早いのだが、なかなか面倒くさそうなので省略。こう考えるとVxをかなり大きくしていくと、そのうちR1に流れる電流は反転し、VDSは限りなくGNDに近づくだろうと考えられる。最終的には電流源と、抵抗R1の電流がトランジスタに流れ込むようになるはずである。

p47 2.7(a)

弱反転領域ではVout=0なので、Vin>VTHの時に強反転領域となる。VGD=VTHより、Vin1-1=VTH、つまり

Vin1 = 1+VTH

の時が飽和・非飽和の境目である。また、Vout=IM1/R1となるので

Vin<VTHの時
Vout = 0
VTH<Vin<Vin1の時(飽和)
Vout = IM1/R1
Vin1<inの時(非飽和)
Vout = IM1/R1

となる。飽和領域においては、Voutの値にかからわずに電流はVinの影響で二乗で増えていく。非飽和領域になると、Voutが大きくなるにつれて、電流が小さくなっていくので、VoutはVout=1に漸近していくことになる。

p47 2.7(b)

VGS=2-Voutなので、Vout>2-VTHとなるかどうかが問題である。ただ、Vinが増加することで徐々にVoutも増加していくと考えれば、MOSは常に強反転領域で動作して、Voutはどんなに大きくなったとしても2-VTHに漸近していくことが考えられる。VGD=VTHを解くと、Vin1=2-VTHとなり、Vin<Vin1で非飽和領域である。つまりVinを0から徐々に増加させていくとトランジスタは始めは非飽和領域で動作する。この時電流は徐々に増加するので、トランジスタと抵抗R1のバランスを取ってVoutが増加していくことになる。その後飽和領域になると、Vinが増加したとしても、電流はほぼ一定となり、R1があるためにVoutの電圧はほとんど変化しなくなる。

Vin<Vin1の時
Vout = IM1/R1(非飽和)
Vin1<inの時
Vout = IM1/R1(飽和)

p47 2.7(c)

2.7(b)のゲートに印加するバイアスを2Vから3Vに変更しただけである。特に解き方は変わらない。

p47 2.7(d)

PMOS。

|VDS| = Vin - Vout
|VGS| = Vin - 1

となる。

Vin1 - 1 = |VTH|

とすると、Vin1=1+|VTH|となる。この時までは弱反転領域である。

Vin - Vout = Vin - 1 - |VTH|

を求めると、Vout=1+|VTH|となる。Vout=R1IDとなるので、これを計算してVinを求めると

Vin2 = 1+|VTH|+( (2*(1+|VTH|))/(R1β) )**(1/2)

となる。以上より、

Vin<Vin1のとき
Vout = 0
Vin1<Vin<Vin2の時
Vout = R1 * ID_lin
Vin2<Vinの時
Vout = R1 * ID_sat

最初、トランジスタはオンしていないので電流は流れず、Vout=0となる。Vin=Vin1を超えて強反転領域になると、電流が流れ始める。この時は飽和領域なので、ほぼゲート電圧にしか依存せず(=Vinのみに依存せず)、二乗則に従ってVoutも上昇していく。Voutが上昇していくと、だんだんとゲートドレイン間の電位差が縮まっていき、Vin=Vin2を境に非飽和領域へと突入する。この時、Voutは二次方程式の解となり、飽和領域よりも傾きが減少して増加していくことになる。

p49 2.8(a)

この問題、解答を参照するにトランジスタの下についているのは電流源ではなく、抵抗ではないだろうか(だとしてもVGS=Vout-1となりおかしいが)。とりあえず原著を参考に出来ればいいのだが、今のところ無いので、電流源を抵抗R1に変えたものを仮定して問題を解くことにする。トランジスタと抵抗の間の電位をVxとすると、

VGS = Vout = VDD - Vx
VSB = Vx - Vin

となる。またしきい値電圧は基板バイアス効果の影響を受けるので、

VTH = VTH0 + GAMMA * ( abs(PHI+VSB)**(1/2) - PHI**(1/2) )

となる。ここでVin大→Vth小→ID大→Vx大→Vout小ということが考えられる。仮にVGS=Vout=VTHとなるようなVinが存在すると仮定すると、ID=0となるのでVGS-VTH=0となり、Vx=0となるはずなので、VGS=VDD-Vx=VDDとなり、結局

VDD = VTH

となるようなVinの時、飯店領域の境目となり、トランジスタはオフする。今回の場合、Vin=VDDとなったとしてもVTH=VDDとはなりそうも無いので、常に飽和領域で動作することになる。 よって、

Vout = VDD - R1*ID

となる。この時、Vinが大きくなると、しきい値電圧が小さくなり、電流IDが大きくなるので、Voutは小さくなっていくことになる。

p49 2.8(b)

VGS = 1
VDS = Vout - 1
VSB = 1 - Vin

基板バイアス効果の数式(2.22)が成立する範囲はVSB>-2ΦFなので、

Vin < 1 + 2ΦF

Vin=0の時に、VGS>VTHは成立する。ここでVin大→VTH小かつVGS>VTH(Vin=0)なので、常に強反転領域を満たす。VDS=VGS-VTH(Vin=0)となるようなR1をRxとすると、

Vout - 1 = 1 - VTH
Rx = [2*(VDD-2+VTH)] / [β*(1-VTH)**2]

となる。よって

Vin=0の時
R1<Rx 飽和
Rx<R1 非飽和

また、Vin大→VTH小→ID大→Vout小となるので、Vinが大きくなると、Voutが減少するためにいつかは非飽和領域に突入する。VDS=VGS-VTHを満たすようなVinをVin1とすると、その境目で飽和、非飽和が分かれる。

R1<Rxの時
Vout = VDD - R1*(β/2)*(VGS-VTH)**2
となり、少しずつVoutは減少していく。
Rx<R1の時
Vout = VDD - R1*β*[(VGS-VTH)*VDS - (VDS**2)/2]
となり、より減少の影響が大きくなる。

p49 2.8(c)

VGS = 2 - Vout
VDS = 2 - Vout
VSB = 2 - Vin

まずVSB>-2ΦFより

Vin < 2 + ΦF

またVGS=VDSより常に飽和領域である。また、常に強反転領域である。これはR1とM1に流れる電流をVoutを横軸としてプロットすると分かりやすい。飽和領域なのでM1の電流はVGSのみに依存する。よってIM1(Vout)とIR(Vout)を比較する。例えR1→∞としても、プロットした電流の交点はVDD-VTHに漸近していく。これにより常に強反転領域だということが分かる。直観的には、2Vの電圧をM1とR1にどうやって割り振ればいいのかを考えれば分かる。VG>VTHなので、VS=Voutは少なからずVGS>VTHを満たすように変化しなければ電流が流れないことになってしまう。仮にVGS<VTHになったと考えると、その分の電圧がM1にかかり、そのM1における電流が流れることになってしまう。この2つの素子にちょうど同じ電流を流すときが、グラフにプロットした点である。こう考えると少なからず電流が流れる以上は強反転領域となる。

Vout = (1/R1)*(β/2)*(VGS-VTH)**2

VGSにもVoutが入っているので、じわじわとVoutは大きくなっていくはずである。流れとしてはVin大→VSB小→VTH小→ID大→Vout大となる。

p49 2.9(a)

初期状態が飽和領域だと考えると、電流は非飽和領域に突入するまで一定であり、そのため電圧は線形に減少していく。また非飽和領域に突入すると、電流、電圧共に指数関数的に減少していき、最終的には0に落ち着く。

p49 2.9(b)

(a)とほぼ同じ動作だが、ダイオード接続のためにVx=VTHで電圧が保たれる。(現実的にはリーク電流が発生すると考えられる。)

p49 2.9(c)

VDS=0となるために電流は流れない。電圧も一定。

p49 2.9(d)

電流源があるので、電流は常に一定でIx=I1。電圧は線形に減少し続ける。

p49 2.9(e)

C1から流れ出す電流Ixは、電流源I1とキャパシタに戻っていくIcとに分かれていくはずである。ここで

Ix = I1 + Ic

となるので、IxはI1だけしか流れず、Ic=0となってしまう。このキャパシタに電流を流そうとVxがどんどん減少していく、理想的には一瞬でVx=-∞となる。

p49 2.10(a)

C1=1V、C2=3Vである。M1のゲート電位は、電流源に接続されているので、初期状態3Vから線形に増加していく。対してC1からは電荷が引きぬかれていき、I1とM1に流れていくことになる。ここで、C1に蓄積されていた電荷が全て放出されたと考えると、その時Vx=0となる。その後、電流源によってM1から電流が引き抜かれるので、電流源側がソースとなり、GNDに接続されている端がドレインとなる。つまりVx<0である。その間にもゲート電圧は増加していき、M1に流れる電流はどんどん増えていく。なので、どこかしらでVxは再びVx=0に漸近していくことになる。電流も同じである。

p49 2.10(b)

C2端がドレイン、C1端がソースになる。よって、C1の電圧Vx=2-VTHになるまで電流が流れ続けることになる。

p49 2.10(c)

M1のソース端が3V、ドレイン端が4Vとなるので、電流が流れない。Vx=4V、Ix=0V。

p50 2.11(a)

Vx=3-VTHとなるまで電流が流れる。最終的にはVxは3-VTHに漸近、電流Ixは0に漸近していく。

p50 2.11(b)

Vx=0、Ix=0に漸近する。

p50 2.11(c)

Vin=3Vとなった瞬間では、VGS=3V、VDS=5Vである。Vx=3-VTHになるまでは、飽和領域なので電流は一定かつ電圧は線形減少していく。それ以降、電圧、電流共に0に漸近していく。

p50 2.11(d)

この問題もVx=3-VTHとなるまでは飽和領域なので、線形減少で、それ以降は0に漸近する。ちなみにこの2.11の解答は(a)と(b)、(c)と(d)がそれぞれ逆になっているようである。

p51 2.12(a)

C1に3Vの電位差が生じているので、C1の上側が0Vに接地されるとVx=-3Vとなる。ゲート電圧はVDDで変わらずなので、非飽和領域である。このため-3Vから0Vに漸近するようにして電位差は無くなっていく。

p51 2.12(b)

最初、Vx=0かつゲート電圧VG=3Vである。これより、Vx=3-VTHに漸近するように電圧が上昇していく。

p51 2.12(c)

ソースドレイン電圧VDS=0なので電流は流れない。またVx=6Vで一定。

p51 2.12(d)

C2から流出してC1に流入する電荷をQ(t)とすると、ある時間tにおけるC1とC2に蓄積されている電荷Q1、Q2は次のように表される。

Q1 = 3 - Q(t)/C1
Q2 = 3 - Q(t)/C2

この条件ではQ(0)=0となり、C1にVTHだけ電圧が印加されるかどうかで反転領域が変わるので、Q(∞)=C1*VTHとなる。この時トランジスタはオフする。また、これより

VGS = 3 - Q(t)/C1
VDS = 9 - Q(t)*( 1/C1 + 1/C2 ) = Vx

となる。ここでVGS=VDS-VTHを考えると、

3 + VTH > Q(t)/C2

を満たせば飽和領域となる。常に飽和領域になるためには、t=∞の時

3 + VTH > (C1*VTH)/C2

を満たせば良い。これを解くと

C1/C2 > (3+VTH)/VTH

となる。VTH=0.8とした時にこの条件を計算すると、

C1/C2 = 4.75

となる。これは演習編の答えとは違っている。演習編の計算ミスだろうか。準備は整った。電流式を立てると

dQ(t)/dt = (β/2) * (3-(Q(t)/C1)-VTH)**2

となるので、これを解く。普通に変数分離を利用すると

Q(t) = C1*( 3-VTH-X(t) )
X(t) = ( (β/(2C1))*t +(3-VTH)**-1 )**-1

となり、これをVDS(Q(t))に代入すれば良い。直観的には、C2の電荷がC1に流れていって、そのうちにゲート電圧が低くなりMOSがオフすることを考えればいい。その時、どれだけ電荷が流出するかでVxの値が決まるということである。流出が終わった後、

VDS(∞) = Vx = 9 - (3-VTH)*(1+(C1/C2))

この値の漸近線にVxが近づくことになる。

p50 2.13(a)

AC接地なので、例えばソースがGND、ドレインがVDDなどの場合を考えればいい。この時、適切なゲート電圧がかかっているとして、その電圧から微小電圧Vinが変化したとする。この時にゲートソース及びゲートドレイン容量を伝って流れる電流Iinと、ゲート電圧によるドレイン電流の増分Idを考える。

Iin = j*ω*( CGD+CGS )*Vin
Id  = gm * Vin

よって小信号電流利得は

Id/Iin = gm / (j*ω*(CGD+CGS))

この利得が1になればいいので、

gm / (ω*(CGD+CGS)) = 1

これより

ft = gm / (2*π*(CGS+CGD))

p51 2.13(b)

n分割するということは、ゲート幅Wがn分割されたMOSがn個並列に接続されているということである。一つ辺りの容量も当然n分割される。抵抗後の電圧降下をしたゲート電圧をVGS'とする。

IDn = (gm*vgn') / n
ID = ID1 + ID2 + ... + IDn = (gm*(vg1'+vg2'+...+vgn')) / n
Iin = j*ω*((CGS+CGD)/n)*(vg1'+vg2'+...+vgn')

これより利得は変わらないことが分かる。

p51 2.13(c)

この問題、正直よく分からなかった。解答によると

CGD + CGS ≒ W*L*Cox

と近似することで解けると書いてあるが、飽和領域においては

CGD + CGS = (2/3)*W*L*Cox + 2*W*Cov

であり、ここからどうやって近似したのかがよくわからない。Covのことを考えると、Coxよりも普通は小さいはずである。なので

CGD + CGS < W*L*Cox

が成り立つ。この条件を考えると、数式(2.46)から遮断周波数はより低くなることが分かる。これを見越して近似しているのだろうか。またいつか考えたい問題である。

p52 2.14

弱反転領域において

∂ID/∂VGS = (I0/(ζ*VTH)) * exp[VGS/(ζ*VTH)]
CGS + CGD = 2*W*Cov ≒ 2*W*LD*Cox

となるので、

ft = (I0/(4*π*W*LD*Cox*ζ*VTH)) * exp[VGS/(ζ*VTH)]

となる。飽和領域では、ほぼVGSとゲート長Lだけに依存していたが、弱反転領域では、ゲート直下にチャネルが形成されていないため、LDの分だけしか容量成分が効いていないことが分かる。

p52 2.15(a)

飽和領域なので、

CGB = 0
CGS = (2/3) * W*L*Cox + W*Cov
CGD = W*Cov
CDB = (1/2)*W*E*Cj + (W+2*E)*Cjsw
CSB = W*E*Cj + 2*(W+2*E)*Cjsw

これを解いて、

CGB = 0
CGS = 84f
CGD = 20f
CDB = 21f
CSB = 42f

となる。

p52 2.15(b)

2.13(a)より

ft = gm / (2*π*CGD+CGS) = 9.6GHz

p52 2.16

下側のMOSをM1、上側のMOSをM2とする。M2がオンするための条件は、

VGS2 = VGS-VDS1 > VTH

となるので、これを変形すると

VDS1 < VGS-VTH

となる。この条件によりM2がオンの時にはM1は常に非飽和領域になることが分かる。

IM1 = β * ( (VGS-VTH)*VDS1 - (1/2)*VDS1**2 )

次にM2の電流を飽和、非飽和領域についてそれぞれ考えると

IM2sat = (β/2) * (VGS-VDS1-VTH)**2
IM2lin = β * [ (VGS-VDS1-VTH)*(VDS-VDS1) -(1/2)*(VDS-VDS1)**2 ]

となる。W/2Lの時の電流をIM'とすると、IM1とIM2satの式より

IM1 = (1/2) * IM'

同様にIM1とIM2linの式より

IM1 = (1/2) * IM'

となる。以上より図2.50の回路構成はW/2Lの単体トランジスタに等しい。

p52 2.17

(a)の場合は二乗則より

(W/L) = [(2*ID)/(μn*Cox)] * (VGS-VTH)**-2

(b)の場合は同様に

(W/L) = [gm/(μn*Cox)] * (VGS-VTH)**-1

p52 2.18

ソース電位の変動の影響を受けるから。ドレイン端子ならば電流はほとんど変化しないが、ソース電位が出力側だとすると、VGSが変動することによってIDも変動してしまう。逆に電流源として利用できるのはIDに対してVDSの依存性が低いからである。

p52 2.19

直観的にはまだよく分かっていないので、デバイスの勉強後に挑戦する。

p52 2.20

通常のトランジスタと同様の動作をする。アスペクト比は近似的に4W/Lで表される。またドレイン接合容量は

CDB = (W**2)*Cj + 4*W*Cjsw

図2.32の(a)、(b)はそれぞれ

CDB(a) = 4*W*E*Cj + (8*W+2*E)*Cjsw
CDB(b) = 2*W*E*Cj + (4*W+2*E)*Cjsw

となるので、底面容量はかなり増大する。一方、側壁の容量は小さくなる。

p53 2.21

次の問題と同様、この問題のキーポイントはバックゲートを見つけることである。ソース、ゲート、ドレイン端子はそれぞれを接続してもHighZなので端子特定の手がかりとならない。オーム計のプラス側をバックゲート、マイナス側をソースまたはドレイン端子に接続した場合のみ、HighZではなく低インピーダンスとなる。バックゲート-ソース、バックゲート-ドレインの組み合わせを見つけることが出来れば自動的に余りの端子がゲートだと分かる。具体的には、ある端子(バックゲートになってほしい)を固定して、ソースがドレインに繋がるまで一つ一つ試してけば良い。あとは解答通り。長いので省略。

p53 2.22

NMOSの場合はBからS、Dに対して低インピーダンスだが、PMOSの場合はSからB、DからBに対して低インピーダンスとなる。この違いを見れば良い。つまり、ある端子(バックゲート)に対してプラスを接続した時に、低インピーダンスになるような端子が2つあればNMOS、マイナスを接続した時に、低インピーダンスになるような端子が2つあればPMOSということである。

p53 2.23

μn*Cox*(W/L) = (2*ID) / (VGS-VTH)**2

上式から分かるように、直流測定を行ったとしても、分かるのはIDとVGSの値だけである。VTHが分かっているとすると、μn*Cox*(W/L)の値は求められるが、これを分割して求めることはできない。ゲートのアスペクト比が変わったとしても、上式がひとつしか作れないため、μn*CoxとW/Lをそれぞれもとめることはできない。

p53 2.24(a)

NMOSとPMOSがソースドレインに対して並列に接続されている。なので、それぞれに流れる電流特性を求め、それを足し合わせればよい。まずNMOSについて考える。これはよくあるゲートバイアスにおけるドレイン電流特性である。VG<VTHのときにオフ状態になり、Vx=VG-VTHを境目に飽和、非飽和領域となる。VGが大きくなっていくと、飽和領域になるのが遅くなり、また最終的な電流量は増える。

VG<VTH
IDn = 0
VG>VTH, Vx<VG-VTH
IDnlin = β * [ (VG-VTH)*Vx - (1/2)*Vx**2 ]
VG>VTH, Vx>VG-VTH
IDnsat = (β/2) * (VG-VTH)**2

次にPMOSについて考える。オン条件は、Vx-VG>VTHとなるので、Vx>VG+VTHの時に電流が流れ始める。また、

Vx>Vx-VG-VTH
VG>-VTH

を満たすので、常に飽和領域となる。よってPMOSに流れる電流は

Vx<VG+VTH
IDp = 0
Vx>VG+VTH
IDp = (β/2) * (Vx-VG-VTH)**2

となる。以上より

[1]VG<VTHのとき
Vx<VG+VTH
ID = 0
Vx>VG+VTH
ID = IDp
[2]VG>VTHのとき
Vx<VG-VTH
ID = IDnlin
VG-VTH<Vx<VG+VTH
ID = IDnsat
VG+VTH<Vx
ID = IDnsat + IDp

また、gmもそれぞれの電流式をVGで偏微VTH)のとき

ID = 0

VGS、VDS1ともにハイインピーダンス状態のようになる。ほとんど電流が流れることはない。

  • 強反転(VGS分すればいい。計算省略。

p53 2.24(b)

電流が流れるためにはNMOSはVG>VTHNとなるので、この問題ではVG>VTHを前提とする(でなければIx=0となる)。次にPMOSがオンするためにはVx-VG>VTHとなり、

Vx > VG+VTHP

でPMOSがオンする。次に、Vx1=VG+VTHPの瞬間にNMOSとPMOSがそれぞれ飽和なのか非飽和なのかを考える。NMOSとPMOSの間の電位をVaとして、飽和領域が成り立つには

NMOS Va > VG - VTHN
PMOS Va < VG + VTHP

この時、Vx=Vx1において少なくともVa<VG+VTHPだということが分かる。つまりPMOSは飽和領域である。また、NMOSについてだが、Vaの電圧がいくつかが分かればよい。ここでNMOS、PMOSに流れる電流はID=0となるので、Va=0となることが分かる(IDpの式にVx1を代入しても良いし、IDnlinの場合を考えてもこうなる)。つまり、NMOSは非飽和領域にある。よってVx=Vx1においてNMOSは非飽和領域、PMOSは飽和領域である。この時

ID = IDp = (βp/2) * (Vx-VG-VTHp)**2

となる。またこの状態からVxを上げていくと、NMOSが飽和領域に突入する電圧Vx2になる。

IDnsat = IDpsat

を解くと

Vx2 = VG + VTHp + [(βn/βp)**(1/2)] * (VG-VTHn)

となることが分かる。この点においてのみ、唯一NMOS、PMOS共に飽和領域であり、この時Vaの電圧は定まらず、VG-VTHN<Va<VG+VTHPの間をうろつくことになる。Vx>Vx2となると、PMOSは非飽和領域に突入する。まとめると

Vx<Vx1
ID = 0
Vx1<Vx<Vx2
ID = IDPsat = (Vx-VG-VTHP)**2
Vx2<Vx
ID = IDNsat = (VG-VTHN)**2

Vxがどんどん大きくなっても一定の電流が流れるのはなんだか不思議に感じる。イメージとしては、NMOSが飽和領域なので、Vaの値はかなりの自由度があるということである。NMOSによって流れる一定の電流値に合わせ込むために、Vxの増減に対してVaがそれだけ自由に動くので、いくらVxを大きくしても一定の電流が流れるということになる。gmは偏微分なので省略。教科書には、M2はオンしてから飽和、と書いてあるが、正確にはオンしてから飽和、その後に非飽和になるはずである。

p53 2.25

この問題は、「少なくとも20kΩの出力インピーダンスが必要なとき、NMOSで構成された電流源に流す必要のある電流は0.5mAである」というような文章になる気がするのだが・・・。この場合、

(W/L) = 2*ID / (μn*Cox*VDS**2) = 45.6

となる。また、L=0.5umとすると、飽和領域なので

CGS = CGD = (2/3)*W*L*Cox + W*Cov = 38.3fF
CDB = (W/2)*E*Cj +2*((W/2)+E)*Cjsw = 19.3fF

p53 2.26(a)

Vin=0における定常状態では、

Vx0 = VDD
Vy0 = VDD - VTH - (2*I1/β)**(1/2)

となる。この状態でVinにVTHよりも大きな正のステップ電圧(=V0とする)を印加すると、過渡的には

Vx = Vx0 + V0
Vy = Vy0 + V0

となる。この瞬間を見ると、

VGS = Vx - Vy = VDD + V0 - Vy
VDS = VDD - Vy 

となるので、

VDS < VGS - VTH

が成立し、非飽和領域になることが分かる。その後の過渡応答だが、極端な例を考えると分かりやすいかもしれない。仮にVinが非常に大きく、Vyの値がVDDになったとしよう。この時、MOSがオフしているにも関わらずに、電流源I1が電流を引き抜こうとする。その結果、C1とC2から電荷が引きぬかれていき、VxとVyの電位が減少していく。どこまで減少していくかといえば、飽和領域となり、電流I1を流せる状態になった時である。ステップ電圧が印加された瞬間では、VGSは変わらないが、VDSが減少するので、非飽和領域に突入し、単純に考えて電流の大きさは減少する。その後、C1とC2の電荷が引き抜かれるが、VGSがステップ電圧を印加する前と同じ条件になれば、電流Iを流すことが出来る。ドレイン電圧による変動も本当はあるはずだが、この問題では考えていない(λ=0)。よって

Vx = Vx0 + VTH
Vy = Vy0 + VTH

に漸近していく形になる。

p53 2.26(b)

一般的な話をしてしまえば、ステップ電圧がVin<VTHならば、MOSは飽和領域を保てるので、電位の変化は一瞬で達成され、その後は一定である。この場合は

Vx = Vx0 - VTH
Vy = Vy0 - VTH

となることが分かる。

p54 2.27

どう考えても、条件としては弱反転領域である。解答の飽和領域は誤植か何かだろうか。サブスレッショルドにおける電流式は

ID = I0 * exp[VGS/)(ζ*VT)]

VGSについて解くと

VGS = ζ*VT*log(ID/I0)

ある電圧値VGS1を取り、その時流れる電流の10倍の電流が流れる電圧値をVGS2とする。

⊿VGS = VGS2 - VGS1
     = ζ*VT*[log(10*ID/I0) - log(ID/I0)]
     = ζ*VT*log10
     = 89.7mV

トランスコンダクタンスは

gm = ID/(ζ*VT) = 0.26mS

p54 2.28

VDを0以下にした場合、ソースドレインが逆転する。Vsubを上げた場合は、しきい値電圧が減少する。それに加えて、pn接合に順バイアスがかかるため、基板からソースまたはドレインにドバドバと電流が流れる気がするが・・・。

p59 飽和領域のソース接地における入出力範囲

を求めてみる。Vin1と、それに対応したVoutを求めれば良い。Vout1=Vin1-VTHが成立するので数式(3.4)より

Vout = VDD - RD*(β/2)*Vout**2

これを解くと

Vout1 = [-1+(1+2*β*RD*VDD)**(1/2)] / (β*RD)

よって入出力範囲は

VTH < Vin < Vin1 = Vout1+VTH
Vout1 < Vout < VDD

となることが分かる。実際にどの程度の値が出てくるのかを計算してみると、W/L=100、RD=100、VDD=3とした場合には、Vout1≒1.49程度であった。

p65 ダイオード接続におけるインピーダンス

面白いことに、M1のソースを見込んだインピーダンスは基板効果を含めた場合の方が低い。この効果の直感的な説明は読者の練習問題としておく。

とあるが、これは小信号として、基板効果を見込んだほうがVxの変化に対してIxの変化が急だからである(=インピーダンスが低い)。基板効果が起こらない場合に比べて、基板効果がある場合のほうが、Vxを変化させたときに、流れる電流の変化量は増える。これがインピーダンスが低くなる理由である。これは図3.8(b)の小信号等価回路を見ると分かりやすい。Vxを増やすと、ゲートの変化であるgmV1と、バックゲートの変化であるgmbVbsが上方向に増加することが分かる。

p66 ダイオード接続を負荷としたソース設置の大信号解析

数式(3.29)を見るに、VinとVout-VTH2が比例していることが分かる。ここでM2の基板バイアス効果が起こらない限り、入出力は線形性を保つ。しかしながら、ソース電位が0ではないので、基板バイアス効果が起こり、その結果線形性が低下することが分かる。

p67 図3.10

I1が減少するとM2のオーバードライブ電圧も減少する。

これは、M2が飽和領域で動作しているので、I1の電流を流すためにはVGS-VTHが効いてくることを考えれば分かりやすい。このとき、

I1 = ID = (β/2) * (VGS-VTH)**2

においてI1が0に近づくと、当然VGS-VTH≒0となる。この状態まではドバドバと電流が流れ、サブスレッショルド領域に突入すると、サブスレッショルドリークが発生して、出力キャパシタンスにその電流が蓄積されることでVout=VDDに漸近していく。これが図3.10(b)である。スイッチングでは、動作が速いので、I1をMOSで構成した場合に、そのゲートの切り替えをするたびに出力がVDD-VTH2になるということだろう。サブスレッショルドリークによる出力キャパシタンスへの充電が完了する(Vout=VDDになる)前に、再びスイッチングがされるということだろう。

p67 図3.11

Vin<VTH1のときでもVout=VDD-VTH2となるのはサブスレッショルドリークを考えているためだろう。

p69 式(3.37)のAvが|VGS2-VTH2|に逆比例する理由

式(3.37)はAvが|VGS2-VTH2|に逆比例することを意味している。式(3.35)と式(3.37)とは逆の傾向に見えるが、この解決は読者に残す。

式(3.37)だけを見ると、確かに逆比例しているように見えるが、式(3.34)によってW/LとVGS-VTHの関係に制限がかかっていることに注意する必要がある。仮に、式(3.37)のVGS2-VTH2を減少させて利得を上げようとすると、式(3.34)の制限によって、VGS1-VTH1、(W/L)1、(W/L)2のいずれかを変化させなくてはならない。このとき、式(3.35)と対応させようとすると、(W/L)を変化させるしかない。(W/L)はVGS-VTHの二乗に比例しているので、式(3.37)においてVGS2-VTH2を減少させたとしても、その影響で(W/L)2が二乗で増加、または(W/L)1が二乗で減少してしまう。なので、式(3.37)においてVGS1-VTH1を一定に保ったままVGS2-VTH2を減少させると、利得としては減少してしまうことが分かる。と言うわけで答えは、式(3.34)の条件式により(W/L)とVGS-VTHの間に制限があるから、となる。

p71 電流源負荷を有するソース接地増幅段の大信号解析

この回路の大信号解析は読者の練習問題として残す。

まずは大雑把に考えてみる。NMOSとPMOSの、それぞれのVOUT対ID特性を一つのグラフにまとめてみると分かりやすい。NMOS側ではVout=Vin-VTHNを境目に飽和と非飽和領域に分かれる。PMOSでは、Vout=Vb+|VTHP|を境目に飽和領域かどうかが決まる。ここで、Vinを大きくしていくと、NMOSの電流特性は二乗則に従って増えていく。まずVin<VTHでNMOSがオフのために、Vout=VDDとなる。NMOSが強反転領域に入ると、ID-Vout特性は二乗則に従って大きくなっていく。この時、交点がVoutとなるので、NMOSの電流特性がPMOSを超えるまでは、NMOSは飽和領域であり、PMOSは非飽和領域となる。さらに電圧を上げていくと、λ=0の時、ちょうどNMOSとPMOSの飽和領域が重なる瞬間が出てくる。この時、NMOSとPMOSは両方飽和領域であり、Voutの値は

Vin-VTH<Vout<Vb+|VTHP|

の間で自由な値を取ることが出来、一定の値に落ち着かない。このため、出力のバイアス電圧がきちんと決まらないと言っているのである。現実的な話で、λ≠0だとしても、NMOSとPMOSが共に飽和領域で動作するのは非常に狭い領域となることが分かる。なので、Vinがノイズなどで少しでも動いてしまうと、安定したバイアス点を保つことが出来ないのである。さらにVinを上げていくと、NMOSは非飽和領域に突入し、PMOSは飽和領域となる。チャネル長変調効果を考慮して、式を解いてみる。おもに4つの領域を考えればいい。①NMOSがオンするまで②NMOS飽和PMOS非飽和③NMOS飽和PMOS飽和④NMOS非飽和PMOS飽和である。まず①。

Vin<VTH
Vout=VDD

次に②では、Vinを求めなければならない。、PMOSが飽和領域にぎりぎり入った瞬間のVinを求めればいいので、Vout=Vb+|VTHP|である。また、この時、NMOSとPMOSの両方が飽和領域となるので

(βn/2) * (Vin-VTHN)**2 * (1+λn*Vout) = (βp/2) * (VDD-Vb-VTHP)**2 * (1+λp*(VDD-Vout))

という条件に代入すればいい。この時の入力電圧をVin=Vin1とする。計算が面倒なので省略。また③ではVout=Vin-VTHNを代入すれば良い。この時Vin=Vin2とする。以上より

Vin<VTH
NMOSオフ
PMOS非飽和領域
Vout = VDD
VTH<Vin<Vin1
NMOS飽和領域
PMOS非飽和領域
VoutはVb+|VTHP|までじわじわと減少していく。
Vin1<Vin<Vin2
NMOS飽和領域
PMOS飽和領域
VoutはVinを少し変化させただけでVb+|VTHP|からVin2-VTHNまで急峻に減少する。
Vin2<Vin
NMOS非飽和領域
PMOS飽和領域
VoutはじわじわとGNDに落ちていく。 

p72 3極管領域の負荷を有するソース接地増幅段

そういう回路ではM2のゲートを十分に低いレベルにバイアスすることにより、すべての出力電圧に対して確実に負荷を3極管領域深くで動作させる。

仮に、Vb=0とすると、VDD-Vout<VGS-|VTHP|、即ち

Vout>|VTHP|

の領域においては3極管領域において動作させることができる。これもVout対IDのグラフをPMOSとNMOSについて描いてやると分かりやすい。

p73 ソースデジェネレーションの動作

図3.16の動作を簡単に考える。M1とRSの間の電位をVxとする。Vinが増加して、IDが二乗則に従って増加しようとするが、RSがあるので、その分Vxが増加する。 Vxが若干上昇することで、M1のVGSが減少し、RSに印加されるVxと釣り合った電流が流れるということである。このとき、単純な二乗則より、より線形に近い電流が流れるのは想像に難くない。
FETをソースドレイン間の抵抗成分として見る方法もある。Vinが小さい状態、つまり弱反転領域では、FETはハイインピーダンス状態なので、ほとんど電流は流れず、その結果Vout=VDDとなる。Vinが上昇していくと、通常は飽和領域に突入する。この時、ドレインソース間の電圧は重要ではなく、ゲートソース間の電圧が重要である。しかしながら、ソース端はRsにも影響しているので、M1による電流上昇分のため、Rsに印加される電圧Vxは上昇し、その結果ゲートソース間は単純にVinの分だけ上昇することはない。このことを言い換えると、Rsの影響でM1のソースドレイン間の抵抗成分の減少が鈍くなっているということである。通常ならば、電流は二乗則に従って増加するので、その分ソースドレイン間に同じ電圧が印加されていたとしても電流は二乗則で増えていくことになる。これは等価的には抵抗成分が二乗則で減ったように見える。しかしRsがあると、二乗則よりも電流の増加が鈍くなる。このことにより、抵抗成分が減少しにくくなるのである。そのうち非飽和領域に突入し、M1の抵抗成分はかなり小さく見えるようになる。よって、M1における電圧降下はほぼ0になり、その結果

Vout = VDD * (Rs)/(RS+RD)

に漸近していくことが分かる。

p73 ソースデジェネレーションの大信号解析

簡単に大信号でどうなるか考えてみる。全体の概略ではVinを大きくしていくと、弱反転領域、飽和領域(適当なVDD、RS、RDの時)、非飽和領域となることが考えられる。弱反転領域の時はVin<VTHで電流が流れない。次に飽和領域と非飽和領域の境目だが、M1とRSの間の電位をVxとすると

Vx = RS * ID
VDD - Vout = RD * ID
ID = (β/2)*(Vin-Vx-VTH)**2
Vin - VTH = Vout

をVinについて解き、その時のVinをVin=Vin1とすればVin<Vin1で飽和領域となる。この間、じわじわとRSの影響が大きくなっていくので、電流は二乗則から線形へと変化していく。また電圧は電流と同様に、二乗から線形な減少に変化。この時Gmはほぼ一定になっていく。さらにVin>Vin1となると、M1が非飽和領域に突入し、その結果電流はほぼ一定になり、Voutも一定、Gmはほぼ0に近づいていくということになる。

Vin<VTHの時
ID = 0
Vout = VDD
Gm = 0
VTH<Vin<Vin1
ID 最初は二乗則、徐々に線形に増加
Vout IDと同様に減少
Gm ほぼ線形
Vin1<Vin
ID = VDD / (RS+RD)
Vout = VDD * (RS)/(RS+RD)
Gm 0

となることが分かる。ソース接地に比べて、電流を線形にして、利得を一定になるように調整できていることが分かる。

p73 ソースデジェネレーションの小信号解析

次に図3.16(b)の小信号等価回路について考えてみる。この回路自体は至ってシンプルなものだが、Rsに印加される電圧をVxとすると

Vx = Vin - V1 = gm*V1*Rs

これより

V1 = Vin / (1+gm*RS)

となることが分かる。ここから、Vinが変化することによって、ゲートソース電圧の変化分であるV1=⊿VGSがどのように変化するかが分かる。当然、小信号的にはVinが変化する分だけVxも追従して変化するのだが、徐々にVinを大きくしていき、gmが変化することを考えると、ソースデジェネレーション回路の動作がよく分かる。つまり、Vinを大きくすることでgm大、ここからV1小となる。このことからも、gmが大きくなるような大信号の範囲では、Vinの増加に対して、VGSはソース接地の時よりもあまり追従してこないことが分かる。これはもちろんRSの影響である。

p74 Vout=-ID*RD

これは小信号のことを言っている。

p74 ID=f(VGS)を仮定

電流IDがVGSにしか依存しない、つまりVDSには依存しないということである。これは言い換えればλ=0という条件と同じである。

p76 図3.20 ソースの経路に見える抵抗

小信号で、飽和領域の条件を考えていることに注意。このとき電流はVDSには依存せず、VGSにしか依存しない。小信号なので1/gmはVinによってその大きさを変える可変抵抗のようなものとなり、1/gmとRsはVinからGNDまでの直列抵抗として考えることができる。さらに、Vinを変化させるとIDが変化するので、ゲートからソースを通じてGNDまでの抵抗成分によって電流の変化分IDが決定される。

⊿ID = Vin / (RS+(1/gm))

このときに見える抵抗成分をソースの経路に見える抵抗と呼んでいるのである。また、ソース電位VSの変化分は1/gmとRSの間の電位となり、

⊿VS = ( RS / (RS+(1/gm)) ) * Vin
⊿VGS = Vin - ⊿VS = Vin / (1+gm*RS)

となることも分かる。つまり、VGSの電位差の変化は、通常のソース接地増幅回路に比べて1/(1+gm*RS)倍となることが分かる。ここからも、gmを大きくすればするほど、VGSにかかる電位は小さくなり、ほぼRSにすべてのVinの変化分がかかっていくことが分かる。言い換えれば、Vinに引きずられるようにしてVSの電位も上昇していくということである。この結果から大信号動作も予測できる。Vin大でgm大なので、始めはソースに見える抵抗は1/gmが支配的であり、ほとんどのVGSを大きくするためにVinが使われる。Vinを大きくしていくと、RSが支配的になり、VGSの電位はほぼ一定となり、VSにかかる電圧にVinが消費されていくことになる。更に言えば、VGSの電位差の変化が1/(1+gm*RS)倍となるのは数式(3.46)の∂VGS/∂Vinの部分である。ここから等価トランスコンダクタンスGmは、通常のソース接地増幅回路のトランスコンダクタンスgmに、Vinを印加したときのVGSの変化率を掛け合わせたものに等しいことが分かる。これが数式(3.47)の意味である。

p76 例題3.4

λ=γ=0なので、チャネル長変調と基板バイアス効果の影響を考えない。M1とM2の間の電位をVxとする。このときM2に流れる電流の変化分は

ID = gm2*Vx

となるので、等価的な抵抗は1/gm2となる。ここからソースの経路に見える抵抗は

(1/gm1) + (1/gm2)

となるので、

Av = - RD / ( (1/gm1) + (1/gm2) )

となることが分かる。

p78 ソースデジェネレーションの出力抵抗

抵抗成分が増えるというのは分かるけど、(gm+gmb)RS倍になるというのが分かりにくかった。もちろん、ソースの電位が抵抗成分RSによって上昇しにくいのが原因である。目の子的な考えの図3.23(c)を見ると、Vx大となりソース電位Vsも大きくなるので、必然的に⊿VGSが減少する。この⊿VGSの減少により、Ixとは逆方向に流れる電流が発生する。またはRSに流れず、横道にそれてしまう電流が発生してしまうと考えても良い。大事なことは、Vxを上げれば上げるだけ、それに逆らうように逆方向の電流が流れてしまうということだ。結局その電流源を抵抗成分として置き換えたのが図3.23(c)である。RSに流入する電流を考えると

⊿Ix = (⊿V-⊿VRS)/ro - ⊿VRS*(gm+gmb)

となることが分かる。ここからも電流源成分、つまり⊿VGSの減少により電流が逆流していることが分かる。基板効果とVGSの減少によるものである。この減少具合とRSによってソース電位の変化である⊿VRSが決定される。gmが大きい時は、roに流れてきた電流が、関係のないところにどんどん流出してしまうので、RSにほとんど電流⊿Ixが流れて行かない。これが高出力抵抗の理由である。またgmが小さくなっていくと、ほんのすこしの電位差を加えたぐらいでは逆流する電流は流れない。これが図2.23(c)の意味するところである。

p81 ソースデジェネレーションの利得

等価トランスコンダクタンスGm、FETから下に見える出力抵抗をRoutとすると数式(3.73)より

Av = - Gm * (Rout//RD)

となることが分かる。つまり、ある回路においてGmと出力抵抗、負荷をそれぞれ求めることが出来れば、そこから直接利得を求めることが出来るということだ。

p83 ソースフォロアの大信号解析

図3.27(a)の回路において、飽和領域に達した後、更にVinを上げていくと、非飽和領域に突入する。この時Vout≒VDDとなり、電流ID≒VDD/RSへと漸近していくことが分かる。図3.27(b)を見ると、ほとんど線形になっているが、実際はもう少しVinに対してVoutの追従が鈍いように見えるはずである。デジェネレーションの時と同様に、全てがVGSに印加されるわけではなく、RSにも印加されるためである。

p84 ソースフォロアの小信号解析

基板バイアス効果を含めた解析は図3.28に書いてあるが、ここでソースの経路に見える抵抗を考えてみたい。単純化のため、M1のλ=γ=0を仮定する。この時、VinとVoutの関係は非常に単純な関係で表わされることが分かる。ソースの経路に見える抵抗を考えると、Vinに対して1/gmとRSが直列に繋がっており、間の電位がVoutということになる。等価的に抵抗の分圧で考えることが出来るということである。

Vout = [ RS / (Rs+(1/gm)) ] * Vin

これは確かに基板効果を含めないときの利得に等しい。ここからも線形性を損なう原因は1/gmがあるためであることが分かる。gm大でソースフォロアの利得が1に漸近していくことも理解できる。

p84 図3.27のソースフォロアにおける非線形性と電流源負荷

例えば、もしVinが1.5Vから2Vまで変化したとするとIDは2倍程度増加し、したがってVGS-VTHは√2倍程度変化するので、入出力特性にかなりの非線形性が生じることになる。

これは

VGS-VTH = Vin - VTH - Vout

なので、VGS-VTHが一定な限りVinとVoutには線形性が成り立つが、VGS-VTHが大きくなっていくので、非線形性になってしまうということである。さらに、なぜVGS-VTHが変化するかと言えば、電流IDが変化してしまうからである。抵抗RSでは、Voutの変動により電流IDが変化してしまう。その対策として電流源としてのNMOSを使う。Voutが変化しても、ほとんどIDに影響がないため、VinとVoutの線形性は向上する。

p85 例題3.7

(a)において、VTHとVoutがVinの関数になっており、それを求めるのが面倒なので、繰り返しによる代入で近似値を求めている。Vin-VTH-Voutが一定なので、VTHを0.6Vと仮定し、その結果のVoutを求め、そこからバイアス効果を踏まえて改めてVTHを計算する。この繰り返しを行えば、VTHとVoutは本来の値に近づいていくというわけだ。

p88 図3.34

改めて書くが、ソースフォロアにおいては、VinからVoutまでの抵抗成分は1/gmであり、出力抵抗(1/gmb)||ro1||ro2||RLによってVinが分圧されていることになる。ここからソースフォロアの利得を目の子で計算できるようになる。

p88 例題3.8

Voutから見たM2のインピーダンスを考える。M2はダイオード接続なので(1/gm+gmb)||ro2となる。gmの符号についてだが、Vout大でVGSも大なので電流増加となる。基板バイアス効果については、VoutがVDDの時に影響を受けないことを考えると、Vout小で基板効果が起こり、電流は減っていくはずである。よって、Voutが大きくなると電流は増える。ここから上式を求めることができる。あとはVinからのインピーダンスを見て、分圧すればいいだけである。

p91 例題3.9

問題を解く前に、ソース側に電流源の付いた(a)の回路について考える。ソース接地とも、デジェネレーションともなんとも言えないが・・・。単純化のため、キャパシタンスC1は無いものとして考える。直流解析においては、C1はあってもなくても同じである。電流源I1の影響によって、M2とM1には常に同じ電流が流れるので、Voutの値は常に一定である。でなければM2に流れる電流が変わってしまう。この条件の元、Vinを変化させていくと、M1のソース電位Vxもそれに引きずられて変化していく。基板効果とチャネル長変調効果が無いとすると、常にVGSが一定になるようにVinとVxの関係は成立する。つまり

Vin - Vx = const.

となることが分かる。基板効果とチャネル長変調効果を含めた小信号等価回路を解くと、

Vx/ro1 = gm*(Vin-Vx) - gmb*Vx
Vx = [(gm*ro1)/(1+(gm+gmb)*ro1)] * Vin

となり、実際にはVinが上昇しても、Vxは追従しきれず、主に基板効果によって反応は鈍くなっていってしまうことが分かる。さらにこの時、当然ながら⊿Vout=0となるので直流的な利得は0である。DC利得と言えばいいか。
ここまではいいだろう。ここでようやくC1を付け加えてみることにする。何が変化するかといえば、当然ながら交流信号における動作である。Vinに交流信号が入ると、回路(a)はただのダイオード接続を負荷にとしたソース接地増幅回路に見えるようになる。周波数によってはソースデジェネレーションにようにも見える。大信号的に考えると、直流的な信号はI1が担い、交流的な信号はC1から流れ出ていくことが考えられる。交流的にはC1はGNDに等しいので、Vinの変化によって起こる電流の変化はVoutの変化を起こす。VxはほぼGNDに等しく、変化のしようがないからである。Vinにステップ入力をすると、VGS大→M1に流れる電流ID大→Voutから電荷が引きぬかれVout小、C1に電荷が溜まりVx大→Vout小よりM2に流れる電流ID大、Vx大よりVGS小→電流I1に落ち着く、Vout大となり落ち着くという流れになるはずである。機会があればシミュレーションしたい。
小信号的に考えたほうがやはり分かりやすいだろうか。この回路(a)は、一般的なデジェネレートされたソース接地増幅回路における利得の式(3.71)において

RD = 1/j*ω*C
RS = (1/gm2)||ro2

の場合である。RDはキャパシタンスのインピーダンスであり、RSはダイオード接続されたPMOSの負荷である。

p91 例題3.9(a)

ということで、ようやく問題に入る。利得は(3.71)から求めることが出来る。関心のある周波数においてはC1はショートと書いてあるので、ω*C1→大でありRD→0となることが分かる。これを代入すると確かに

Av = -gm1[ro1||ro2||(1/gm2)]

となることが分かる。次に直流レベルの入力最大値についてだが、M2で消費される電圧を|VGS2|とすると、

Vout = VDD - |VGS2|

となる。ここで|VGS2|はダイオード接続をしたPMOSにI1の電流を流すために必要な電圧である。飽和か非飽和かを指定されていないので、計算は省略。よってVDS>VGS-VTHから

Vin < VDD - |VGS2| +VTH1

となることが分かる。

p91 例題3.9(b)

Vin=VDDの時、X点における電圧はVDD-VGS3となるので前問(a)より

VGS3 + VTH1 > |VGS2|

となる。VGS3はM3のソースについている電流源によってきまる値である。

p93 ゲート接地増幅段と基板効果

興味深いことに、基板効果は、この増幅段の等価トランスコンダクタンスを増大させる。

Vin大としたときに、基板効果があると流れる電流は、基板効果がないときに比べてより少なくなる。ということは、RDに流れる電流が小さくなるので、Voutはより大きくなる。こうして基板効果があるほうが、等価トランスコンダクタンスは増加するのである。

したがって、基板効果はゲート接地増幅段の入力インピーダンスを低下させる。

同様に、Vin側から見ると、電流は大きくなっているように見えるので、入力インピーダンスは基板効果を含めたときの方が低く見えることになる。

p94 例題3.10

伝送線路が出てくるとは流石Razavi。とりあえず、伝送線路や高周波の理論については後々勉強するとして、今回の例題においては、伝送線路は低周波ではただの導線、高周波においては入出力端をインピーダンスマッチングさせる必要があると考えればいいだろう。

p94 例題3.10(a)

低周波においては、伝送線路はただの導線と考えればいいので、図3.42(a)はただのソース接地増幅回路となり、利得はgm1*roである。図3.42(b)については少し考える必要がある。まず、電流源によってM2のソース電位であるVxは、一定の値となる。このとき、M1のゲート電圧が変化すると、その変化はM2を伝わって(電位xも変化する)、gm*⊿Vの電流が抵抗に流れることになる。ここから、利得はgm1*roであることが分かる。

p94 例題3.10(b)

当然ながら、M2の入力インピーダンスが50Ωであることが理想的な条件である。しかしながら、抵抗成分は調整できても、寄生容量成分はどうしても乗っかってしまう。ある特定の周波数ならば、その寄生容量も含めて50Ωにあわせこめばいいのだろうが、そこは流石のRazavi。それも想定して⊿Vの波形を矩形波にしているのであろう。というわけで、今回の条件λ=γ=0の時では、1/gm1=50Ωにするのが正しいような気もするが、どういうわけか解答では基板効果も含まれている。まぁいいか。

1/gm = 50

という条件のもと、ソースから見える寄生容量CGS、CSBを小さくするためには、W、Lをできる限り小さくする必要がある。

gm = (2*μn*Cox*(W/L)*ID)**(1/2)

から、WL比を小さくするためには、電流IDを増やすしかない。IDを増やすということは、VGSを増やすことに他ならない(W/Lを変化させることができないので)。
roがkΩのオーダーだということを思うと、50Ωの抵抗が出力についていることが、いかに利得を低減させるかがよく分かる。

p100 例題3.13

細かい話だが、電流源の向きが反対ではないだろうか。または、Vout/Linの符号がマイナスになる気がするのだが・・・。

p101 カスコード接続におけるM2の電位

Vxは主にVbで決まる

と書いてあるが、この理由について。まずVinの値によって、回路全体に流れる電流値が決定され、その電流値を流すためにM2のVGSが変化する。このとき、ゲート電位はVbに固定されているため、Vxが変化する必要があるということである。 λ=γ=0の時の、M1とM2それぞれの電流式を立てると

VGS2 = VTH2 + (β1/β2)**(1/2) * (Vin-VTH1)

という式が導ける。ここからVinとVbによってVxの値が決まることが分かる。

p102 カスコード接続が非飽和になる条件

教科書にも書いてあるとおり、2つの場合がある。

  1. Vxが減少していき、先にVx<Vin-VTH2となる場合、M1が非飽和
  2. Voutが減少していき、先にVout<Vb-VTH2となる場合、M2が非飽和

どちらの場合でも、Vinの増加によって最終的にはどちらも非飽和になる。

p103 例題3.14

方針として、RDに流れる電流を求めることが出来れば、後はVout=RD*Iから利得を求められるという考えだろう。まず、M1からM2を見るとλ=0の条件より入力インピーダンスは1/(gm+gmb)になるのが分かる。

M1の小信号ドレイン電流、すなわちgmVinはRpとM2のソースを見込んだインピーダンス1/(gm2+gmb2)で分圧される。

と書かれているが、正しくは

M1の小信号ドレイン電流、すなわちgmVinはRpとM2のソースを見込んだインピーダンス1/(gm2+gmb2)で分圧分流される。

であろう。ここから電流を求めることが出来、利得も求まる。

p105 例題3.15

Gmを求めるためには、VinとIoutの関係が必要である。ここでIoutというのは、Vout端子に流れる電流のことである。ここから、M1のgmVinが、Voutに電流としてどれだけ流れるかを考えれば良い。教科書に書かれている通り、ro1にgmVinの一部が流れることが、小信号等価回路を書けば分かる。またRoutは式(3.119)で求められている。

p107 デバイスの長さの増加による雑音

大きくなるらしい。7章参照。

p110 フォールデットカスコード

図3.63(a)のままだと、電流が流れず、全ての電位(例えばM1とM2の間の電位)がVDDになってしまうため、適切なバイアスが必要である。電流源I1は、電位Xを調整するためのものである。また、図3.63(b)の動作について考えてみる。電流源I1があるため、M1とM2、それぞれにおいて流れている電流にはIM1+IM2=I1という関係がある。ここでVinを大きくすると、IM1の電流が減少するので、IM2の電流が増えることになる。この時、Voutは低くなることが分かる(IRD=VDD-Vout/RDとなるので)。
若干、作動増幅のような印象も受ける。4章への布石もあるのだろうか。

p111 注訳5について

I1の値が大きすぎると、M2は深く3極管領域に入ってしまうので、I1を構成するトランジスタも3極管領域へドライブされる可能性がある。

とあるが、これはM1がオフの時、I1を流すために必要なオーバードライブ電圧⊿ovが、電流源I1とM2にそれぞれ印加される必要があるということである。電流源I1を構成しているトランジスタに必要なオーバードライブ電圧を仮に⊿ov0とすると、

Vout = VDD - I1*RD > ⊿ov0 + ⊿ov2

の条件を満たす必要があるということである。この時、電流I1が大きすぎると、必要となる⊿ovもその分大きくなり、仮に上式を満たさないとしたら飽和領域から非飽和領域に突入してしまうことになる。

演習編p35 ソースフォロワ

この範囲でM1はVin-Vout=VDD-Voutまで、すなわちVTH<Vin<VDDの範囲で飽和領域動作を行い、Vin>VDDで3極管領域動作を行う。

とあるが、これは誤りではないだろうか。普通に考えると、Vin=VDD-VTHまで、すなわちVTH<Vin<VDD+VTHの範囲において飽和領域であり、Vin>VDD+VTHで初めて3極管領域で動作すると思うのだが・・・。

p114 3.1

基本的な流れとして、動作領域確認(飽和、非飽和)→大信号解析→小信号解析という流れで問題を解いていけば良い。
まず、図3.9を見てみるとM1、M2ともに飽和領域での動作が確認できる(Vinには適切なバイアス電圧が印加されているとする)。また、gmb2を考慮するためにVoutを求める必要が有ることに気づく。M2について電流式を立てると

ID2 = (1/2)*un*COX* (W2/L2)*(VDD-Vout-VTH2(Vout))**2 *(1+LAMBDA*(VDD-Vout)

となる。これを解くのはかなり骨が折れるので、今回はmaximaを利用した。結構ややこしい式のようで、newton法を利用することで解くことが出来た。いくらかの誤差を含んで入るが、Voutは

Vout = 1.466361332414323[V]

となった。
次に小信号解析を行う。トランスコンダクタンスと出力抵抗を求めればいいので、計算を行うと

gm1 = 3.6636730203445 * 10**-3
gm2 = 1.6384443841644 * 10**-3
gmb2 = 0.239647935603255 * 10**-3
eta2 = 0.1462655296203223
ro1 = 20000
ro2 = 20000

eta2が0.14程度ということは、基板バイアス効果が通常のゲートソースの変動に対して14%程度の影響があるということである。思っていたよりも大きい。最終的に利得は

A = - gm1 * (ro1||ro2||(1/gm2+gmb2))

となるので、これを計算して

A = -1.852124384555887

となる。
同様に図3.12から利得を求めると、

Vout = 1.046071707312197
gm1 = 3.6636730203445 * 10**-3
gm2 = 0.87578536183245258 * 10**-3
ro1 = 20000
ro2 = 10000
A = -3.571578574488259

となる。すなわち、PMOSではNMOSに比べてgmが低いため、出力抵抗が大きく見える、結果、利得が大きくなることが分かる。

p114 3.2(a)

PMOS負荷のソース接地増幅回路である。M2の負荷はro2だけなので、これを計算すれば良い。λ∝1/Lなので、0.5[um]の時のLAMBDA_P_0.5um=0.2であることに注意すると、L=2[um]の時のLAMBDA_P_2umは

LAMBDA_P_2um = (1/4) * LAMBDA_P_0.5um

となることが分かる。ここから

ro2 = 40000

となり、求める利得は

A = - gm1 * (ro1||ro2)
A = -48.84897360459299

となる。

p114 3.2(b)

この問題を解くにあたって、ID1=ID2=0.5[mA]と仮定しているが、実際には、Vout、Vb、Vinの値によって電流の値は変わるはずである。今回はその影響は無視して計算すればいい、ということだろうか。VinとVbのバイアスは一定であり、出力スイングの最小値と最大値の時、つまりVoutが変化している時、経路を流れる電流の値はチャネル長変調効果で異なってくるはずである。本来ならばその影響も考慮して設計をしなければならないのだろう。
Voutにおける最大値と最小値を求めればいいので、M1とM2が非飽和領域に入る瞬間の電圧がそれである。まずM1が非飽和領域に入る瞬間を考える。この時Vout=Vin-VTHが成り立ち、従って

ID1 = (1/2)*UO_N*COX*(W1/L1)*(VOUT**2)*(1+LAMBDA_N*VOUT)

が成り立つ。これをVoutについて解くと

Vout_min = 0.2693479998140802

となることが分かる。これが最小出力電圧である。言い換えれば、M1においてVin=Vout_min+VTH、Vout=Vout_minの時に0.5[mA]程度の電流が流れるということである。
次にM2の飽和・非飽和の境目について調べる。M1と同様にVout=Vb+|VTH_P|となるので、

ID2 = (1/2)*UO_P*COX*(W2/L2)*( (VDD-VOUT)**2 )*(1+(1/4)*LAMBDA_P*(VDD-VOUT))

これをVoutについて解いて

Vout_max = 2.003244292168218

となる。これより

Vout_min = 0.2693479998140802
Vout_max = 2.003244292168218
Vout_swing = 1.733896292354138

となり、約1.73[V]が最大出力電圧スイングである。

p114 3.3(a)

LAMBDA=0との仮定を置いているので、単純に

A = - gm1 * RD
A = - 10.36243214694311

となる。演習編の解答はroも含めているが、誤りだろうか。

p114 3.3(b)

Vout = Vin-VTH = VDD - RD*ID

を満たすので、

ID = (VDD-Vin+VTH_N)/RD = (1/2)*UO_N*COX*(W1/L1)*(Vin-VTH_N)**2

となり、これを解くと

Vin = 1.136977896221787

となる。ここからgmを求めて

gm = 0.0058653358120369

最終的に利得は

A = - 11.73067162407389

となる。やはり演習編ではλの影響を考慮しているので、若干値が異なっている。

p114 3.3(c)

条件より

Vdsat = Vout + 0.05 = Vin - VTH

が成立するはずである。ここから非飽和領域における電流式を立てて

(VDD-Vout)/RD = UO_N*COX*(W1/L1)*( (Vout)*(Vout+0.05)-(1/2)*(Vout)**2

これより

Vout = 0.39349647631751

またこの時の入力電圧は

Vin = 1.143496476317515

ここで注意したいのは、三極管領域なのでgm1の数式、およびro1の影響を考慮しなければならないことである。

gm1 = UO_N*COX*(W1/L1)* Vout
ro1 = 1 / (UO_N*COX*(W1/L1)*(Vin-VTH_N-Vout))

ここから、出力抵抗はro1とRDの並列抵抗である。以上から利得を求めると

A = - 4.509942536767508

となる。飽和領域よりも少し利得が落ちていることが分かる。
ちなみに、演習編の解き方はおかしいと言わざるを得ない。演習編での3極管領域に入り込んだ電圧Vxを計算してみると

Vx = Vdsat - Vout = Vin - VTH - Vout

となり

Vx = 1.145 - 0.7 - 0.387 = 0.058

この結果から飽和領域から58[mV]程度ずれてしまっていることが分かる。

p115 3.4(a)

λ=0となっているので、

(VDD-Vout)/RD = (1/2)*UO_N*COX*(W1/L1)*(Vin-VTH_N)**2

上式を解くと

Vin(Vout=1.0) = 1.086009765205554
VIn(Vout=2.5) = 0.89300488260278

となる。ある程度予想はしていたが、やはりソース接地増幅回路の入力範囲はかなり小さいことが分かる。

p115 3.4(b)

単純に計算すると

ID(Vout=1.0) = 0.001
ID(Vout=2.5) = 0.25 * 10**-3
gm(Vout=1.0) = 0.0025906080367358
gm(Vout=2.5) = 0.0051812160734716

となる。ちょうどVout=1.0の時の電流がVout=2.5の時の電流の値の4倍の大きさである。ここから自動的にgm(Vout=2.5)はgm(Vout=1.0)の2倍となる。

p115 3.4(c)

前の問題から2倍の変化となることが分かる。念のため計算しておくと

A(Vout=1.0) = -5.181216073471555
A(Vout=2.5) = -10.36243214694311

となり、たしかに利得の変化は2倍となっている。かなり大きいという実感がある。

p115 3.5

MOS単体の固有利得は-gmroとなるので、まずこれを解くと

gm*ro = (1/LAMBDA)*sqrt(2*UO*COX*(W/L)*(1/ID))

となる。ここからある程度の解答を予測できる。利得は移動度UO、WL比の平方根に比例し、IDの平方根に反比例する。計算をすると

@W/L = 50/0.5
An = -73.27346040688948
Ap = -19.58315602756614
@W/L = 100/0.5
An = -103.6243214694311
Ap = -27.69476484825246

LAMBDAの影響もあり、PMOSの方が固有利得がかなり低い。また、WL比を倍にしても、利得の上昇は若干鈍いことが分かる。

p115 3.6

引っかかったのだが、出力抵抗roは近似してはいけない。それを考慮すると

gm = UO_N*COX*(W/L)* (VGS-VTH)**2 *(1+LAMBDA*VDS)
ro = 1 / ((1/2)*MU_N*COX*(W/L)* (VGS-VTH)**2 * LAMBDA)

となる。今回は利得の大きさを求めればいいので

gm*ro = (2*(1+LAMBDA*VDS)) / (LAMBDA*(VGS-VTH))

となり、VDSを消すために

ID = (1/2)*UO_N*COX*(W/L)* (VGS-VTH)**2 *(1+LAMBDA*VDS)

を代入すると、

gm*ro = (4/(LAMBDA*MU_O*COX)) * ( ID/((W/L)*(VGS-VTH)**3) )

となる。

p115 3.6(a)

よって、IDが一定の時には利得は(VGS-VTH)**3に反比例する。またWL比にも反比例することが分かる。

p115 3.6(b)

WL比が一定の場合も同様に利得は(VGS-VTH)**3に反比例する。またIDに対して比例することが分かる。

p115 3.7(a)

前問と同様に、VGSが一定の時には利得は(W/L)に反比例する。またIDに対して比例する。

p115 3.7(b)

ID一定の時には利得は(W/L)に反比例する。(VGS-VTH)**3に対して反比例する。

演習編p32(3.2)

問題3.8を解くにあたって、演習編p32の数式(3.2)について気になったので簡単にまとめてみる。3極管領域における電流式ではあるが、なぜかチャネル長変調の影響による(1+LAMBDA*VDS)の項が存在している。これはおかしいのでは、と思ったが、調べてみると、MOSのLEVEL1モデルを利用していることが分かった。簡単に言えば、本来ならば三極管領域ではチャネル長変調効果は起こらないが、三極管領域と飽和領域の微分値の連続性を考慮して、(1+LAMBDA*VDS)の項を付け足しているようだ。7章 電子回路の計算機シミュレーションから抜粋すると

チャネル長変調に関する項である(1 + VDS )の効果は、物理的には飽和領域でのみ観測されるが、MOS1 では線形領域と飽和領域の境界で関数の微分値の連続性を保つために線形領域においても付加されている。

また、実際のLEVEL1モデルはhttp://www.freeda.org/doc/elements/mosn1.pdfなどで見れる。

p115 3.8

飽和領域と非飽和領域では利得の式が違うので、それぞれ求めることにする。VDS=VGS-VTHを境目とする。まずは飽和領域だが、

ID = (1/2)*UO*COX*(W/L)* (VGS-VTH)**2 *(1+LAMBDA*VDS)

となるので、

gm = UO*COX*(W/L)*(VGS-VTH)*(1+LAMBDA*VDS)
ro = 1 / ( (1/2)*UO*COX*(W/L)*(VGS-VTH)**2 *LAMBDA )

となるので、飽和領域での利得は

gm*ro = ( 2/(VGS-VTH) ) * ((1/LAMBDA)+VDS)

この式から飽和領域でのLAMBDA及びVDSの利得に対する影響が分かる。次に非飽和領域における利得を求める。

ID = UO*COX*(W/L)*[(VGS-VTH)*VDS-(1/2)*VDS**2]*(1+LAMBDA*VDS)

微分値の連続性を考慮して、LEVEL1モデルの数式を利用する。そのため(1+LAMBDA*VDS)の項が追加されている。本当は2章でも考慮するべきだったのだろうが・・・。

gm = UO*COX*(W/L)*VDS*(1+LAMBDA*VDS)
ro = 1 / ( UO*COX*(W/L)*( (VGS-VTH-VDS)*(1+LAMBDA*VDS)+LAMBDA*(((VGS-VTH)*VDS-(1/2)*VDS**2 )) )

となるので、

gm*ro = VDS*(1+LAMBDA*VDS) / ( (VGS-VTH-VDS)*(1+LAMBDA*VDS)+LAMBDA*(((VGS-VTH)*VDS-(1/2)*VDS**2 ) )

これが非飽和領域における利得の式である。

p115 3.8(a)

VTH=0.7、VGS=1.2とすればいい。利得としては、飽和領域に突入する付近から急激に上昇し、飽和領域ではVDSに対してじわじわと線形に上昇する。

p115 3.8(b)

基板バイアス効果によってVTHがかわるので、

VTH = VTH0+GAMMA*( (PHI+VSB)**(1/2)-PHI**(1/2) )

を代入すれば良い。条件から、VSB=1となるので、しきい値電圧VTHは上昇し、従って利得は基板効果のぶんだけ大きくなる。

p115 3.9

gm = BETA*(VGS-VT)*(1+LAMBDA*VDS)
ro = 1 / (LAMBDA*ID)
gm*ro = 2*(1+LAMBDA*VDS) / (LAMBDA*(VGS-VTH))

となり、基板バイアス効果を考慮すると、

VTH = VTH0+GAMMA*((2*PHI+VSB)**(1/2)-(2*PHI)**(1/2))

となるので、VBが0から-∞までの変化は、VTHがVTH0から∞まで変化することに対応する。また、VGS=VTHまでは飽和領域である。VGS=VTHとなるようなVBをVB1とする。VBを増加させていくと、gmは減少していき、roとgm*roは増加していく。その後、VB=VB1となった時、gm=0、roは∞、gm*roも∞へと発散する。

p115 3.10(a)

VOUT=Vin-VTHが成立しているので、

ID1 = (1/2)*UO_N*COX*(W1/L1)*(VOUT)**2
ID2 = (1/2)*UO_N*COX*(W2/L2)*(VDD-VOUT-VTH2)**2

としてVOUTを求めると

VOUT = 0.7107390974319233

となり、

Vin = VOUT + VTH1 = 1.410739097431923

となることが分かる。利得は-gm1/gm2となるので

A = -2.236068024713389

p115 3.10(b)

VOUT+0.05=Vin-VTHの条件が成り立つ、またM1は三極管領域に入っているので、

ID1 = UO_N*COX*(W1/L1)*( (VOUT+0.05)*VOUT -(1/2)*VOUT**2 )

と表される。ここからVOUTを求めると

VOUT = 0.6773787986655566
Vin = 1.427378798665557

また、ここで注意したいのはM1が三極管領域にあるためにro1の影響を考慮しなければならないことだ。

ro1 = 1 / (UO_N*COX*(W1/L1)*(Vin-VTH_N-VOUT1))

となり、利得は

A = -gm1*( ro1||1/(gm2+gmb2) )

と表わされるので

A = -1.808638068881341

となる。50mVだけ三極管領域に入っただけで、かなり利得が減少しているのが分かる。やはりこの問題も演習編の解答とは値が違っているが、3.3のように演習編では50mV以上三極管領域に入ってしまっているはずである。次の問題も同様。

p115 3.11(a)

基板バイアス効果を考慮すればいいだけで、流れは前問と同様である。

VOUT = 0.6685049998124799
Vin = 1.36850499981248

となり、利得は-gm1/(gm2+gmb2)となるので、

A = -1.895526895499591b0

となることが分かる。基板効果によって、M2のインピーダンスが減少し、利得が減少しているのが分かる。

p115 3.11(b)

前問と同様に計算して

A = -1.545981910212388

p115 3.12

まずVoutを求める。Vin1-VTH_N=Voutが成立するので

ID1 = 1/2)*UO_N*COX*(W1/L1)*(Vout)**2 = 1.0*10**-3

となる。これを解いて

Vin1 = 1.310335028558183
Vout = 0.61033502855818

また、ここから

ID2 = (1/2)*UO_P*COX*(WL2)*(VDD-Vout-VTH_P)**2 = 0.25*10**-3

を(W2/L2)について解くと、

(W2/L2) = 5.159331424067598

となることが分かる。利得は-gm1/gm2となるので

A = -10.4183105806471

p116 3.13

A = - sqrt((UO_N*(W1/L1))/(UO_P*(W2/L2))) * sqrt(I1/(I1-IS))

となるので、利得はsqrt(I1-IS)に比例する。IS=0を最大値として、徐々に減少していき、IS=I1の時には-∞となる。

p116 3.14

まず、利得A=100となる条件から(W1/L1)を求める。

gm  = sqrt(2*(W1/L1)*UO_N*COX*ID)
ro1 = 1/(LAMBDA_N*ID)
ro2 = 1/(LAMBDA_P*ID)

となるので、

A = gm * (ro1||ro2)

から(W1/L1)を求めると、

(W1/L1) = 3352.579623766063

となることが分かる。ここからM1の電流式を解いて

0.001 = (1/2)*UO_N*COX*(W1/L1)*(Vout)**2 * (1+LAMBDA_N*Vout)

より

Vout1 = 0.06644628708779579

利得を稼ぐためには、かなり大きなW/Lが必要なことが分かる。またその時のオーバードライブ電圧はかなり小さい。Vout1の結果から

Vout2 = 2.266446287087796

となることが分かり、従ってM2の電流式より

0.001 = (1/2)*UO_P*COX*(W2/L2)*(Vout)**2 * (1+LAMBDA_P*Vout)

を解くと

(W2/L2) = 66.68815844789702

となる。演習編ではチャネル長変調効果を電流式に取り入れていないが、今回は特に指定されていなかったので取り入れて計算を行った。そのため、演習編の解答とはいくらかの誤差がある。

p116 3.15(a)

ゲート接地増幅回路にフィードバック抵抗RFがついたものである。定性的には、M1を可変抵抗として考えると分かりやすいかもしれない。Vin=0の時にはVGSが最大なので、Vout最小である。そこからVinを上げていくと、流せる電流が小さくなる(=M1としての抵抗が大きくなる)ので、Voutは上昇していく。さらにVinを大きくしていくと、M1はオフして、最終的には単純な分圧回路となる。
次に定量的に考えてみる。まずM1がオンするかオフするかの境目は、Vb-Vin=VTHの時なので、Vin2=Vb-VTHを境目にして反転が変わる。また、飽和か非飽和かの境目はVout=Vb-VTHとなる。この時の入力電圧をVin1とする。RDやRF、M1の特性によっては、Vin1が0<Vin1<Vin2の範囲に入らない場合がある。その場合は、非飽和→弱反転または飽和→弱反転という領域の変化になる。ここでは非飽和→飽和→弱反転となるような一般的な場合を考える。
電流の値はそれぞれ

ID_sat = (1/2)*UO_N*COX*(W1/L1)*(Vb-Vin-VTH_N)**2 * (1+LAMBDA*(Vout-Vin))
ID_lin = UO_N*COX*(W1/L1)*( (Vb-Vin-VTH_N)*(Vout-Vin) -(1/2)*(Vout-Vin)**2 )*(1+LAMBDA*(Vout-Vin))
IRD = (VDD-Vout)/RD
IRF = (Vout-Vin)/RF

となる。ここから三極間領域および飽和領域におけるVinに対するVoutを求めるには

IRD = ID_sat + IRF
IRD = ID_lin + IRF

を解けばいいことになる(手で解くにはかなり骨が折れる)。ちなみに、maximaではチャネル長変調効果を取り入れて計算しようとすると次数が複雑になり、うまく計算できないようである。また、M1がオフした後の電圧は

Vin = ( (RF*(VDD-Vin))/(RF+RD) ) +Vin

と単純に分圧しただけである。maximaでグラフを描いてみると、やはり飽和領域のときの傾きが一番きつかった。演習編を見ると、ほぼ線形に見えるが、そういうパラメータもあるということだろう。また、最初に

Vin = 0VのときM1は飽和領域にあるものとする。

と書かれているが、これは明らかに間違いだろう。もう一つ

すなわち、3極管領域(Vout<=Vb-VTH)ではVDSが小さいのでRFはほぼ短絡された状態であり、

と書かれているが、これはM1に印加されるべきVDSが小さいから起こるということだろう。

p116 3.15(b)

ソース接地増幅回路にフィードバック抵抗RFがついている。VGS=VTH及びVDS=VGS-VTHとなるようなVinが重要な変化点である。また各領域において、全ての素子で電流式を立て、それを方程式として解けばグラフは求まる。
まず、Vin1=VTHを境目にして弱反転と強反転が分かれる。この時出力電圧は

Vout = (RF*(VDD-Vin)/(RF+RD))+Vin

となる。また、Vout=Vin-VTHとなるようなVin2が強反転領域において存在すれば、飽和領域が存在することになる。抵抗RD、RFやW/Lの値などでこれは変わる。今回は飽和領域がある場合を考えて、

IRD = IRF + ID

をVoutについて解けば良い。

IRD = (VDD-Vout)/RD
IRF = (Vout-Vin)/RF
ID_sat = (beta/2)*(Vin-VTH)**2
ID_lin = beta*( (Vin-VTH)*Vout-(1/2)*Vout**2 )

となる。これを解けばグラフは求まる。Vin=0の時、電圧はVDDをRDとRFで分圧したものである。M1がオンするまではVinの上昇とともにじわじわとVoutも線形に増えていく。M1がオンすると、今回の場合は飽和領域を考えているので、電流がVinの二乗に比例して流れている。よってVoutは二乗に近いスピードで減少していく。Voutが減少していくと、最終的には三極管領域に突入する。VIn大でVoutは0に近づく。
演習編だと、Vout、つまり縦軸でもグラフを描こうとしていることが分かる。Voutの条件次第で、上下に領域を限定することが出来るということである。これは概略を描く時に非常に役に立つ方法だと考えられる。今回の場合はVout=Vin-VTHが条件なので、その三角形を境目にして領域を限定することが出来る。そう考えると簡単にグラフを描くことが出来る。

p116 3.15(c)

ソースデジェネレーションを有するソース接地増幅回路である。定性的には、Vin<VTHでVout=VDD、Vin大で飽和領域に突入すると考えると、Vout1は減少していく。抵抗RSがあるので、その減少はほぼ線形に近い。その後、VDSが小さくなっていくとトランジスタは3極管領域に突入し、最終的にVOut=VDD*(RD/RS+RD)に漸近していく。
Vout=Vout1、M1のソース電位をVout2とすると、

IRD = (VDD-Vout1)/RD
IRS = Vout2/RS
Vout2 = (RS/RD)*(VDD-Vout1)
ID_sat = (beta/2)*(Vin-Vout2-VTH)**2
ID_lin = beta*[(Vin-Vout2-VTH)*(Vout1-Vout2)-(1/2)*(Vout1-Vout2)**2]

となる。Vout1=Vin-VTHとなる時、ID_sat=ID_linを満たすVinをVin=Vin2とする。これが飽和領域と3極管領域の境目となる。またVin1=VTHとすると、

Vin<Vin1 弱反転領域
Vin1<Vin<Vin2 飽和領域
Vin2<Vin 3極管領域

となる。また、その時のVinに対するVout1の値を求めるにはIRD=ID_sat及びIRD=ID_linを求めれば良い。maximaで解いてみたが、かなりややこしい式になるので省略。
大信号的に改めて見てみると、やはり通常のソース接地増幅回路よりも傾きが鈍くなっており(=線形性が高い)、その分利得は減っているのがすぐに分かる。それもそのはず、同じ入力電圧範囲に対して、出力電圧範囲が狭くなっているためである。

p116 3.15(d)

前問とほぼ同様である。

Vout2 = (RS/RD)*(VDD-Vout1)

とすればいい。はじめはVout2=0で、その後ほぼ線形に上昇、最終的に(RS/RS+RD)*VDDに漸近する。

p116 3.15(e)

ソースフォロアにフィードバック抵抗がついたものである。M1がオンするのは、Vin-Vout=VTHの時であり、この時Vout=(RS/RS+RF)*Vinなので、Vin1=(1+RS/RF)*VTHの時が弱反転と強反転の境目である。また、VDD-Vout>Vin-Vout-VTHを考えると、Vin=VDD+VTHとなるまでは常に飽和領域となる。

IRS = Vout/RS
IRF = (Vin-Vout)/RF
ID_sat = (beta/2) * (Vin-Vout-VTH)**2

ここから

IRS = IRF + ID_sat

を計算し、VinとVoutの関係式を求めればいい。定性的には、M1がオンするまではフィードバック抵抗の影響によって、Vinは抵抗分圧されてVoutを出力する。その後は、ほぼ普通のソースフォロアのように、M1がオンとなり、VoutはVTHだけ遅れてVinに追従していく形となる。

p116 3.16(a)

ここからトランジスタが複数出てくるようになる。今回の問題ではM1及びM2がどのような条件で領域変化するのかを確認する。
まずはじめに、Vin>VTH_NでM1がオンする。M2に関してはバイアスがかかっておるので、常にオンである。M1の飽和・非飽和の条件は

Vout = Vin - VTH_N

である。グラフにこの一次関数を描写し、その直線よりも左上側にあるうちはM1飽和、右下側にあるうちはM1非飽和になる。同様にM2は

Vout = Vb + VTH_P

となるので、この直線に対して上側がM2非飽和、下側がM2飽和である。さらにVin=VTH_NになるまではM1オフとなり、Vout=VDDとなる。かつVinを大きくしていくと、VoutはGNDに近づいていくことが分かる。
以上の条件から、二つの場合が考えられる。

  1. M1飽和M2非飽和→M1飽和M2飽和→M1非飽和M2飽和
  2. M1飽和M2非飽和→M1非飽和M2非飽和→M1非飽和M2飽和

ここから、VbおよびM1satかつM2linの時の傾き次第で、どちらの条件になるかが決まることが分かる。M1がオンする入力電圧をV1、領域が変化する入力電圧をV2およびV3とする。この時V1=VTH_Nである。1.の場合、V2はVout=Vb+VTH_Pの時にID1sat=ID2lin+IRDを解いた時のVinであり、V3はVout=Vin-VTH_Nの時にID1lin=ID2sat+IRDを解けば出てくる(電流式はID1sat=ID2sat+IRDでも解けるはずである)。同様の考えでV3も求めることが出来る。2.の場合も同じである。
この条件の違いは、言い換えるとVInに対してM1とM2のどちらが先に領域変化するか、ということになる。Vin及びVoutの変化によって、M1が飽和から非飽和になるのが先か、M2が非飽和から飽和になるのが先か、ということである。これは当然M1、M2およびRDの値によって変わってくることが分かる。通常は1.となるように設計し、2つのトランジスタができるだけ飽和となるようにするはずである。

p116 3.16(b)

いちいちmaximaなどの数値解析ソフトでガリガリ解いているとかなり時間がかかりそうなので、もう少し定性的に問題を解いていくことにする。ここからしばらくは大信号解析の問題になるはずだが、大きなポイントとしては、各トランジスタの3つの領域についてそれぞれ考えていくことだ。面倒くさいのでsat(飽和領域)、lin(線形領域)、off(弱反転領域)と略して書いていくことにする。この時のVinおよびVoutの値が分かれば良い。そのために、グラフ上にoffになる瞬間のVin及びVoutと、sat、linの境界となるような直線を引くと良い。トランジスタがoffの時の電圧はほぼ一定の場合が多いので、そこからグラフに描いていく。また、sat、linの場合は流れる電流がVinに対して線形なのか、二乗で流れるのかを考えながらVoutを描いていくと良い。
前置きが長くなったが、問題を解いていくことにする。まず、前提としてM2がoffの時でもM1が飽和領域になるようなバイアス電圧Vbがかかっているとする。この時、

Vout = VDD - RD*ID1_sat

となることが分かる。また、M2はVin=VDD-VTH_Pまでoffである。Vinがそれ以下になると、M2が飽和領域になる(いきなり非飽和領域になる場合もあるが、通常そのようには設計しないだろう)。さらにVinを下げてき、グラフがVout=Vin-VTH_Pと交差する瞬間にM2は非飽和領域となり、VoutはVDDに漸近していくことになる。

p116 3.16(c)

まずM1とM2の領域を確認していく。

M1のON条件
Vin = VTH_N
M1の飽和条件
Vout = Vin - VTH_N
M2のON条件
Vout = VDD - (1+(R2/R1))*VTH_P
M2の飽和条件
0<Vin<VDDの範囲で常に飽和

となる。M1がONになる時Vin=Vin1、M2がONになる時Vin=Vin2、M1がsat、linの境界になる時Vin=Vin3とする。

Vin<Vin1
M1OFF
M2OFF
Vout=VDD
Vin1<Vin<Vin2
M1sat
M2off
ほぼ2乗で減少
Vin2<Vin<Vin3
M1sat
M2sat
M2がオンの分だけ傾きが若干緩やかになる
Vin3<Vin
M1lin
M2sat
VDDに漸近

p116 3.16(d)

まず、Vin=0の時に各トランジスタがどの領域に属しているかを考える。M1が飽和領域だとすると、入力範囲電圧が減少してしまうので、Vin=0の時はM1は三極間領域だと考えられる。次にM2だが、これはVin大でVout大となるので、はじめから三極間領域だとすると飽和領域になることがない。よってVin=0で飽和領域である。~つまりM1三極間、M2飽和がベターだと考えられる。
次にVin=0の時、M1にはほとんど電圧が印加されていないので、Vout1=RS*IDと近似できることが分かる。ここで電流IDは

ID = (betaP/2) * (Vb2-VTH_P)**2

となる。また、各トランジスタが変化する点を調べると

M1
Vout2 = Vb1 + VTH_N
M2
Vout3 = Vb2 + VTH_P

となることが分かる。これよりグラフの形状を考えると、Vout1からVout2まではほぼ線形に上昇していき、Vout2からVout3までが各トランジスタ飽和領域となり、急激な変化が起こる(=利得大)。また、Vout3を超えると、ほぼVDDに漸近していくことが分かる。

p116 3.17(a)

ソースフォロアである。Vin<VTHでM1オフ、それ以外は飽和領域。M2はVout=Vb-VTHが境目。Vin増加でVin>VTHからVoutも増加。M2が三極間領域の間は二乗で増加するが、どちらも飽和領域に突入するとほぼ線形にグラフが増加していく。

p116 3.17(b)

ついにトランジスタが3つになった。直感的にどういう動作をするのかを把握するのはかなり困難だが、大体の概要を掴むには簡略化して考えればいい。この回路はカスコード接続されている増幅回路に、PMOS電流源負荷がついたものである。
はじめにそれぞれの領域がどのように変化するかを考える。Vin=0のとき、M3は非飽和で、M1とM2はオフである。Vinを上げていくとM1とM2がオンして、Voutが減少し始める。このときM1飽和、M2飽和、M3非飽和である。その後、M3飽和となり、M1とM2が非飽和になり、Voutは0に近づいていく。
それぞれの条件を考えると

M1
VDS1 = Vin - VTH1
M2
Vout = Vb1 - VTH2
M3
Vout = Vb2 + VTH2

となる。条件次第ではM1とM2が非飽和になる順番が変わる可能性がある。
また解答編では、

Vb1-VTH2>=VDS1>Vin-VTH1

から

Vb1-VTH2>Vin-VTH1

が成立するかのように導き出しているが、これは明らかにおかしい。VDS1の値次第で、成り立たない場合が出て来るからである。回路的に考えると、M2オンとM1飽和の条件が常に同時に成立することになってしまっている。当然、実際にはM2がオンしていてもM1が非飽和の場合もある。よってこれは間違いである。

p116 3.17(c)

(d)とほぼ同様の問題なので、(c)をVout1、(d)をVout2とする。まず、全体回路の動作を定性的に考える。Vin=0のとき、M3は電流を流そうとして、結果Vout1はVDDに近くなる。M1とM2は飽和領域になるので、Vout2はIM1=IM2を解けば出てくる。仮にM1とM2のWL比が同じだとすると、Vb1-Vb2程度の電圧がVout2に印加されることが分かる。逆にM1およびM2が飽和領域にならないとすると、それ以降、すべてのトランジスタが同時に飽和することがなくなってしまう。また通常、M1はM2よりも後で非飽和領域になる。これはカスコード接続により、M1とM2が飽和領域のときにはVout2の値が変動しにくいからである。
この状態から、Vinを増加させていくと、Voutは減少していき、M3が飽和領域に突入すると、一気にGNDに近づいていく。基本的にはCSと同様の動作である。
もう少し詳しく考えると

M3
Vout1 = Vin + VTH3
M2
Vout1 = Vb1 - VTH2
M1
Vout2 = Vb2 - VTH1

を境目に領域が変化する。ここからグラフが描ける。

p116 3.17(d)

前問とほぼ同様である。初期値はIM1=IM2を解けば良く、Vout2=Vb-VTH1を境目に領域が変化する。

p116 3.18(a)

Ix = ID1 - IRD

とあらわされるので、個々の電流式を解いていけばいい。

IRD = (VDD-Vx)/RD
Vx=Vb=VTH1を境目に
ID1_sat = (beta/2) * (Vb-VTH1)**2
ID1_lin = beta * [(Vb-VTH*Vx-(1/2)*Vx**2]

となるので、ここからグラフを描写する。

p116 3.18(b)

電流経路は二本ある。

Ix = IR + ID2
IR = (VDD-Vx)/(R1+R2)

ゲート電圧は

VG = Vx+(R2/(R1+R2))*(VDD-Vx)
VGS = (R2/(R1+R2))*(VDD-Vx)

M2のオン条件は

Vx = VDD - (1+(R1/R2))*VTH2

となり、 M2は

VDD-Vx > VGS - VTH2

を常に満たすので飽和領域となる。ゲート電圧よりもドレイン電圧が常に低くなることを考えれば当然だろうか。
飽和領域のときに流れるM2の電流式は

ID2 = (beta/2)*( (R1/(R1+R2))*(VDD-Vx)-VTH2 )

となるので、ここからIxを描写することができる。

p116 3.18(c)

Ix = IR - ID1
IR = Vx/Rs

M1がオンするためには

Vx < Vb - VTH1

また電流は

ID1_sat = (beta/2) * (Vb-Vx-VTH1)**2
ID1_lin = beta*[(Vb-Vx-VTH1)*(VD-Vx)-(1/2)*(VD-Vx)**2]

VDを求めるのは省略。M1ははじめ3極管領域にあり、Vxが増加すると飽和領域に突入する。そして最終的にはオフする。また、3曲間領域ではドレインに印加される電圧がかなり低くなるはずなので、

Ix = Vx/Rs - (VDD-Vx)/RD

となる電流が流れる。ここからグラフを描けばよい。

p116 3.19(a)

M1は常に飽和となる。またVx=Vb1-VTH1でオフ。M2は常にオンで、Vx=Vb2-VTH2が境目である。

p116 3.19(b)

Ix = IM1 -IM23

とすると、IM1は前問と同様である。Vxを増加させていくと、はじめM2lin、M3satとなり(題意としてはこうなるはず)、一瞬だけM2sat、M3satとなり、M2sat、M3linの後にM2オフとなるはずである。M3の境界をVx1とすると、

Vx<Vx1
ID23 = ID3sat
Vx1<Vx<Vb1-VTH2
ID23 = ID2sat
Vb1-VTH2<Vx
ID23 = 0

となることが分かる。ここからM1に流れる電流を合計すればグラフを描写することができる。

p116 3.19(c)

電流源の大きさについて考えてみる。まずVx=0のときに、M1の飽和電圧ID1satよりも大きいか否かについて。仮にI1>ID1satだとすると、M1だけではI1を流しきれず、M2にも電流が流れることになる。Vx=VDDの場合を考えると、チャネル長変調効果の影響はあるだろうが、VD1>VDDとなってしまうだろう。これは現実には考えにくいことである。よってVx=0のときにはM1は非飽和領域であり、I1<ID1satとなる。M2は飽和でも非飽和でもいいが、M1が非飽和ということを考えると、M2も非飽和になるのが自然である。もちろんバイアス電圧やWLの値次第で、その領域は変化すると考えられる。
この状態からVxを増加させていくと、M2のソース電圧が増加していくことになり、電流は減少していく。Vx=VD1となると、M2に流れる電流は0となり、最終的にはM2が飽和領域になるまで増加することになる。

p116 3.19(d)

M1、M2ともにダイオード接続されているので、常に飽和である。あとはそれぞれの飽和電流式を足し合わせればいい。

p116 3.19(e)

(d)とほぼ同様である。領域変化があるので、それを考慮すればいい。

p116 3.19(f)

これも前問と似ている。M1が(e)、M2が(d)として、それぞれの電流を足し合わせる。

小信号等価回路を解く際の基本的方針

小信号等価回路を考えるにあたって、補題を利用して電圧利得-GmRoutを求めることにする。理由として、計算しやすいということもあるが、GmおよびRoutを考えることが小信号等価回路の本質だと思うからである。Gmというのは、入力電圧に対する電流の変化、つまりどれだけ電流を出力に流せるかである。一方、Routは出力から見た抵抗値である。少しの入力電圧で、出力端子の抵抗に多くの電流を流すことができれば、当然出力電圧は増加する。
ここから、GmとRoutをそれぞれ見積もることによって、ある程度回路の小信号利得が目の子で分かるようになるはずである。

p118 3.20(a)

Iout = gm*Vin -(Vin/RF)
Gm = gm - 1/RF
Rout = ro//RF//RD

ここから

-Gm*Rout = (gm-(1/RF)/(ro//RF//RD)

この回路はソース接地増幅回路にフィードバック抵抗RFが挿入されているものである。この影響を考えるにあたって、gmでは1/RFだけ電流が流入してくる。またRoutでは出力抵抗にRFも並列に接続される形になる。 RFを無限大にとれば、通常のソース接地の利得と同様である。RFが小さければ、利得はほぼ1倍となる。回路的に考えれば、VinとVoutが短絡されているように見えるので当然と言える。

p118 3.20(b)

Iout = gm*Vin - Vin/(ro//R1)
Gm = -(gm+(1/ro//R1))
Rout = 1/(ro//R1//R2)

となる。ゲート接地にフィードバックがかかっている。このとき、やはりフィードバック抵抗の影響でGmが上昇している。前問と同様に、R1を無限大にすると、ゲート接地の利得となる。R1=0とすると、利得は1となり、VinとVoutは短絡。

p118 3.20(c)

Gm = gm1 - gm2
Rout = ((ro1//ro2)**-1 +(gm2+gmb2))**-1

となる。GMにおいてgm2に負の符号がついているが、これは小信号的にはVoutにgm2によって生成された電流が流入してくるように見えるからである。仮にgm1=gm2が同じだった場合、利得は0になる。この現象は大信号動作をしているときを思い浮かべると分かりやすい。betaが同じ値になるので、VGSが同じ以上、M1とM2に分配される電圧も同じ値をとる。つまり、Vinを変化させてもVOUt=VDD/2と常に一定になるわけである。このため、小信号的に見ても利得が0となる。
Routに関しては、ほぼ1/gmになることが分かる。

p118 3.20(d)

Gm = gm1*(gm2-(1/RD))*(ro1//RD)
Rout = ro2*(ro1+RD) / (gm2*ro1*ro2+ro1+ro2+RD)

このあたりになってくると、だいぶ直感的に理解するのが難しくなる。ここで、RD=0の場合の利得を考えると Av = -gm1*(1/gm2//ro1//ro2) となる。この式に近づけるように-Gm*Routを変形すると

-Gm*Rout = -gm1*(1-gm2*RD) / ( (gm2//ro1//ro2)**-1 + (RD/(ro1*ro2)) )

となる。ここからRDの影響はgm1*(1-gm*RD)、RD/(ro1*ro2)の項に影響していることが分かる。

p118 3.20(e)

Gm = [gm1*(gm2+(1/RS))] / [(1/RS)+(gm1+gmb1)+(1/ro)]
Rout = 1/((1/ro2)+Gm)

この式も直感的に分かりにくい。RS=0の場合を考えると、PMOS電流源負荷のソース接地増幅回路になるので、

Av = -gm1*(ro1//ro2)

となる。この式に近づけるように-Gm*Routを変形すると

-Gm*Rout = -gm1*((1/ro1)+(1/ro2)*(1+((gmb+(1/ro1))/(gm+(1/Rs)))))**-1

となる。

p118 3.21(a)

Gm = -(gm1+(1/ro))
Rout = (ro1//(ro2+ro3+gm2*ro2*ro3))

カスコード接続によってM2、M3方向の出力抵抗が非常に大きくなっているのが分かる。M1、M2からなるカスコード接続の出力抵抗は

Rout = ro1+ro2+(gm2+gmb2)*ro1*ro2

となるので(基礎編p108)、ここから目の子で出力抵抗を求めることもできる。

p118 3.21(b)

M1とM2が作る出力抵抗をR12、M3が作る出力抵抗をR3とすると

R12 = ro2 + ((1/gm1)//ro1) + gm2*ro2*((1/gm1)//ro1)
R3 = (1/gm3)//ro3

となるので、

Gm = gm2*(ro2/R12)
Rout = R12//R3
-Gm*Rout = -gm2*ro2 * (1+(R12/R3))**-1

p118 3.21(c)

小信号等価回路の利得を求めるには、主に三つの解き方がある。

  1. 小信号等価回路から直接求める
  2. Rout、Gmを求める(テブナン等価回路)
  3. 分圧で求める(ノートン等価回路)

直接求める場合は、

Ix = -Vx/R3 = gm2*(Vin-Vout)+(Vx-Vout)/ro2 = Vout/R1

などと式を立てて、これを解けばよい。今回の問題では

Av = 1/( 1+ ((R1+ro2+R3)/(gm2*ro2)) )
R1 = (1/gm1||ro1)
R3 = (1/gm3||ro3)

となる。たとえば、R3=0の場合には、通常のSFと同様の利得になる。
Rout、Gmを求める場合には、まずM2、M3側の出力抵抗を計算して

R23 = (ro2+R3)/(1+gm2*ro2)

となり、

Rout = R23||R1
Gm = -gm*(ro2/(ro2+R3))

となるので、同様の利得を導出することができる。
三つ目の方法で、ノートン等価回路を利用する方法である。 教科書はこの方法を使っているが、答えが間違っている。 等価電圧源Vxが本来ならば

Vx =(1/(1+(1/(gm2*ro2))))*Vin

となるはずである。あとは解答と同様。

p118 3.21(d)

(b)とほぼ同様である。基礎編p81より

Av = - (gm*ro1*ro3) / (ro1+ro2+ro3+gm2*ro2*ro1)

p118 3.21(e)

(c)とほぼ同様である。

Av = 1/( 1+ ((ro1+ro2+ro3)/(gm2*ro2)) )

p118 3.21(f)

次の問題も考えると、愚直に小信号等価回路を解くのが一番簡単である。

Ix = -gm3*Vx - (Vout/ro3) = -gm2*Vx + ((Vout-Vx)/ro2) = gm1*Vin + (Vx/ro1)

これを解いて

Av = -[(gm1*ro1*ro3*(1+ro2*(gm2-gm3)))/(ro1+ro2+ro3+ro1*(gm2*ro2+gm3*ro3))]

p118 3.21(g)

前問より

Av = -[(gm1*ro1*(ro2+ro3))/(ro1+ro2+ro3+ro1*(gm2*ro2+gm3*ro3))]

p118 3.21(h)

gm2*(Vx-Vout) = Vout/ro2
Ix = -gm3*Vout - (Vx/ro3) = gm1*Vin + (Vx/ro1)

となるので、これを解いて

Av = - [(gm1*gm2)/(gm2*gm3+(ro1||ro3)*((1/gm2)||ro2))]

p118 3.22(a)

λ=γ=0と仮定して初期状態を考える。M2において

VDD-Vx > vb1-Vx-VTH1

となるので、通常の範囲内であれば常にM2飽和。また、M1が飽和すると仮定すると

ID1 = ID2 = C*(dV/dt)

となる。t=0においては

Vx0 = Vb1-VTH1- (((W2/L2)/(W1/L1))**(1/2)) * (Vb2-VTH2)

となる。電流式を変数分離すると、

Vy(t) = Vb2-VTH2- ( ((β2*t)/(2C)) + (Vb2-VTH2)**-1 )**-1

となる。Vxは電流式にVyを代入すればいい。 直感的なイメージでは、始めは電流が流れ、Cに電荷が溜まり電圧が発生すると、電流は小さくなっていく。最終的にはMOSがオフするまで電圧は上昇する。

p118 3.22(b)

この問題では、C1に充電されている電荷はM1を通じてC1に戻っていくので、M2は関係ない。Vxの電圧は初期値を決めなければならないが、定常状態を考えればVx=0が妥当ではないだろうか。
M1は

Vy = Vb1 - VTH1

を境目にして飽和から非飽和領域へと変化する。飽和領域においては、電流は一定となるので、傾きも一定の直線となる。非飽和領域に突入すると、指数的に減少していく。数式を解くのは面倒なので省略。

p118 3.22(c)

まずは定性的に考えてみる。初期状態では、M1が電流源の役割を果たし、Vxの電位が減少してM2が非飽和領域になるまではM1およびM2に一定の電流が流れることが分かる。電流が流れるとVyの電位が下がり始め、M1は非飽和領域へと突入する。この時間をt1とする。また、M1が非飽和領域になったことで、Vxの電位が減少し始める。この時間をt2とする。最終的にはどちらのMOSも非飽和領域になり、Vy=Vx=0となる。
t1までは

ID1sat = ID2sat = VDD+Vb1-∫IDdt

が成立し、Vxは一定、Vyは線形に減少していく。 t1からt2までは

ID1sat = ID2lin = VDD+Vb1-∫IDdt

であり、Vxは単調減少、Vyは線形に減少である。 t2からは

ID1lin = ID2lin = VDD+Vb1-∫IDdt

となる。Vx=Vy=0に漸近していく。計算は面倒くさそうなので省略。

p120 3.23(a)

M1とM2の間の電圧をVxとすると

Vx = Vin - VTH1 + 0.05

となり、M1は飽和である。また、通常はM2が飽和するようにVbを設定するものだと考えられる。

ID = (β1/2)*(Vin-VTH)**2 *(1+λ*Vx) = (β2/2)*(Vb-Vx-VTH2)**2 * (1+λ*(Vout-Vx))
Vout = VDD - RD*ID

となり、またVTH2は基板効果を考慮すると

Vb = 1.64156656804869

となる。

p120 3.23(b)

gm1 = sqrt(2*UO_N*COX*(W1/L1)*ID*(1+LAMBDA_N*Vx(Vin1)))
gm2 = sqrt(2*UO_N*COX*(W2/L2)*ID*(1+LAMBDA_N*(Vout-Vx(Vin1))))
ro1 = 1/(LAMBDA_N*ID)
ro2 = 1/(LAMBDA_N*ID)
gmb2 = gm2 * GAMMA_N / (2*sqrt(PHI_N+Vx(Vin1)))

ここでVin1は(a)の入力電圧である。

Gm = (gm1*ro1*(ro2*(gm2+gmb2)+1))/(ro1+ro2+ro1*ro2*(gm2+gmb2))
Rout = RD||ro1+ro2+ro1*ro2*(gm2+gmb2)

を解いて

-Gm*Rout = -3.635878789818479

p120 3.23(c)

まず3極管領域になるMOSを考える必要がある。M1は、Vin大でVxがほぼ0に近づいていくので、3極管領域に入ることが分かる。M2は、Voutの値次第である。ここで大雑把に計算をしてみる。
M2が3極管領域に入る可能性が最も高いのは、Vin=VDDの時である。このとき、M2に流れる電流は、M2が飽和だと仮定すると、

ID2 = beta2/2 * (Vb-VTH2)**2

でほぼ近似でき、その値は

ID2 = 1.29 mA

程度となる。ここでRに印加される電圧を考えると

VDD-Vout = 1.29

程度となり、Voutは最小でも1.7V程度はあることが分かる。前問でのVbは

Vb = 1.64

程度であったので

Vout > Vb - VTH2

という条件を満たすことはほぼ確実だろう。よってM2は常に飽和である。
次にVoutの出力電圧範囲を考える。Vin=0のとき、Vout=VDDである。また、Vin=VDDのとき、

ID1_lin = ID2_sat = IDR

が成立するので、これを解いて

Vout_min = 2.128654727065594

よって出力電圧範囲は

0.8713452729344065

程度となる。

p120 3.23(d)

前問から、

Vx_min = 0.05715962637264148

また、Vin=0のとき

Vb-Vx-VTH2=0

が成立する必要があるので

Vx_max = 0.7844375733432507

よってVxの出力電圧範囲は

0.7272779469706092

p120 3.24(a)

VS = RS*ID
VD = VDD-RD*ID
gm1 = sqrt(2*UO_N*COX*(W1/L1)*ID*(1+LAMBDA_N*(VD-VS)))
ro1 = 1/(LAMBDA_N*ID)

より

A = - (gm1*ro1*RD) / (RD+RS+ro1+(gm1+gmb1)*RS*ro1)

となり、これを計算すると

A = -3.826020198322802

p120 3.24(b)

Ix(VS,Vin) = (1/2)*UO_N*COX*(W1/L1)* (Vin - VS - VTH_N)**2
IS(VS) = VS / RS
ID(Vin) = (VDD-Vin+VTH_N) / RD

となるので、これを解いて

Vin = 1.352880117459458

また、ここから利得を求めると

A = -5.288735371646314

p120 3.25(a)

チャネル長変調効果を考慮するならば

0.5*10**=3 = UO_P*COX*(W2/L2)*( (VDD-Vb-VTH_P)*(VDD-Vout) - (1/2)*(VDD-Vout)**2 )
5 = gm1 * (ro1 || RON2)

となる。ここからVout、W2を(newton法などで)求めると

Vout = 2.168496134596137
W2 = 4.393950225346845*10**-6

となる。

p120 3.25(b)

ID1_sat = ID2_lin

という方程式を解くと、

Vin = 1.233093477450415
Vout = 0.5330934774504147

となる。このとき、M2はVout<VTH_Pを満たすので飽和領域でとなってしまう。 式を修正して、

ID1_sat = ID2_sat

から

Vin = 1.347736314665999

これより、gm1、ro1、ro2を求めて

A = -10.29225700683314

p120 3.25(c)

条件より、

VDD-Vout = VDD-Vb-VTH_P
Vout = VTH_P

M1が飽和領域だと仮定して

ID1_sat = ID2_sat

を解くと

Vin = 1.336460201872031

これはM1においてVDS>VGS-VTH_Nを満たす。よって

A = 10.4746168367162

p120 3.26(a)

この問題を考えるにあたって、まずVb-Vout特性のグラフを考える。(M1,M2)が(飽,非)→(非,非)→(非,飽)となるので、Vb=0でVin=VDD、Vb=BDDでVin=0となる。間の電位は徐々に減少していくことになる。ここで、ある状態においてVinを変化させると、そのグラフの傾きに対応した変化が起きることが考えられる。よって、Vin=0,VDDのときに利得は最小となり、間の電位ではゆるやかに増加、減少していく。

p120 3.26(b)

両方が飽和領域になる瞬間があるので、ある特定の区間だけ非常に利得がおおきくなる。回答編の図3.54を見るとわかり易い。

p121 3.27(a)

ID1 = ID2 = (beta1/2)*(1-VTH)**2 = (beta2/2)*(1.5-VTH)**2

を解いて

(W1/L1) = 82.77974379669296
(W2/L2) = 11.64090147140995

p121 3.27(b)

条件がいまいち分からないのだが・・・。 解答編も含んで、題意を読み取ると、Vin-Vout=1, ID1=ID2=0.5m, VGS2-VGS1=0.5, GAMMA=0.45, Vin=2.5ということになるだろうか。この条件で問題を解くと

(W1/L1) = 8406.105973100046
(W2/L2) = 11.64090147140995

となる。またM2が飽和領域のとき、

Vout = Vb-VTH = 0.8

となるので、ここから

Vin = 1.689591214150903

p121 3.28

Vbを変化させたときの領域について、それぞれ考えてみる。

1. M1非 M2オフ
2. M1非 M2飽
3. M1飽 M2飽
4. M1飽 M2非

の四つの場合を考えることが出来る。1.の場合はM2オフとなるのでA=0となる。 2.の場合、小信号等価回路から利得を求めると

A = -gm1*RD*(1+(gm2*ro1)**-1)**-1

となり、Vbを増加させるとgm1およびro1が増加するので、利得も増加していく。 そして3.の場合にM1、M2それぞれのトランジスタが飽和すると、

A = -gm1*RD

となり、このときの利得が達成しうる最大の利得である(例題3.14のgamma=0の場合をと同様である)。 また4.の場合もM1は電流源として動作するので(λ=0)、利得としては3.の場合と変わらないことが分かる(解答編ではチャネル長変調効果を考えてしまっている?)。

p121 3.29

Voutのスイングにたいしてバイアス電流が0.5[mA]で一定という条件設定に無理があるのではないか。とりあえず、近似的に電流一定と仮定して解いてみる。 全てのMOSが飽和領域で動作する範囲において、出力電圧の最小値と最大値をそれぞれおVout_max、Vout_minとする。このとき条件より

Vout_max - Vout_min = 1.9

このとき

Vout_max = VDD - (VDS4+VDFS3)
Vout_min = VDS2+VDS1

と表され(もし最大の振幅を取れるように設計するのならば)、出力スイングが最大になるためには

Vout_max = VDD - (Δov4+Δov3)
Vout_min = Δov2+Δov1

となる必要がある。よって

1.9 = VDD - (Δov4+Δov3+Δov2+Δov1)

ここで、 ID = (beta_N/2)*(Δov1**2)*(1+LAMBDA_N*Δov1) = (beta_P/2)*(Δov3**2)*(1+LAMBDA_P*Δov3)となり、Δovについて解くと

Δov1 = Δov2 = 0.194675792728447
Δov3 = Δov4 = 0.355324207271553

ここから

W/L = 192.8276305124748

また、出力がVout_minのとき

Vout_min-Vx = Vb1-Vx-VTH2
Vb1 = Δov1+Δov2+VTH2

となり、出力がVout_maxのとき

Vy-Vout_max = Vy-Vb2-VTH3
Vb2 = VDD-(Δov4+Δov3+VTH3)
Vb3 = VDD-(Δov4+VTH3)

を計算すると

Vb1 = 1.089351585456894
Vb2 = 1.489351585456894
Vb3 = 1.844675792728447

となる。Voutが最大のとき

Vy = VDD - Δov4
Vout = VDD - (Δov4+Δov3)
となるので、ここから
Vx = 0.5709299509334713
Vin = 0.8911798268452444

となることが分かる。よって

Δov1 = 0.5709299509334713
Δov2 = 1.718421634523423
Δov3 = Δov4 = 0.355324207271553

ここから

gm1 = 0.00523067740236451
gm2 = 0.005507264038685136
gm3 = gm4 = 0.00281433115367301
ro1 = ro2 = 20000.0
ro3 = ro4 = 10000.0

となるので、小信号利得は

Av = -1377.510735528732


ちなみに、Vout_minからVDSを計算すると、電流値またはΔovの値が変わってしまう。これは電流一定のもとで問題を解こうとしたためである。Vinの値が違っていても電流一定という条件には無理がある。

p123 差動信号の定義について

厳密には、その二つの接点は、その固定電位に対して等しいインピーダンスをもたなければならない。

と書かれているが、これは入力インピーダンスのことだろうか。入力インピーダンスが異なる場合、同じ入力信号を与えても、出力結果が異なってしまうということだろうか。

p123 容量結合について

クロック線から容量結合によってノイズが伝播するとあるが、 本質的にはクロック線と信号線の間でHPF(この場合抵抗は無限大)を形成していることになる。 そう考えると、クロックの立ち上がりが急、容量が大きい、信号線に流れる電流が小さいほど、ノイズが大きくなることがわかる。

p126 誤植?

一方出力の同相レベルが理想値からのずれは、

日本語がおかしい。直すとしたら

一方出力の同相レベルにおける理想値からのずれは、

こんな感じだろうか。

p127 差動対の入力同相レベルの依存性

図4.6を見ると、Vin,CMを変化させてもVoutは一定の値を保っていられることが分かる。電流源Issと負荷Rによって、この機能は達成されている。CSのソース側に電流源を接続すると、Voutは常に一定になることを思い浮かべると分かりやすいかもしれない。

p129 M1とM2のゲート電位は、そのソースの電位に対して正の値を取れないため

Vp>=0のため。

p130 例題4.1

Vin,CMで場合分けを行う。

1. Vin,CM < VTH1
ISS=0よりA=0
2. VTH1 < Vin,CM < VGS1 + Δov3
ここでVGS1はM1にISS/2の電流が流れるようなゲート電圧である
このとき、M1飽和、M3非飽和なので
gm = sqrt(beta*Ix)
となり、M3に流れる電流IxはVin,CMのほぼ二乗で増加していく
3. VGS1 + Δov3 < Vin,CM < VDD - RS*ISS/2 + VTH1
M1、M3飽和となり、利得最大
gm = sqrt(beta*ISS)
4. VDD - RS*ISS/2 + VTH1 < Vin,CM
M1非飽和となり、VDSの減少にしたがって、利得は低下していく。

p131 最大許容出力振幅

このため、Vin,CMとしては、できるだけ低い電圧に選ぶことが望ましいが、前段の回路が、そのようなレベルに容易設定できるとは限らない。

VDS1 > VGS1 - VTH1

を満たす必要があるため。

p131 Vin,CMの最大値と差動利得

したがって、もしRDISS/2が大きければ、Vin,CMは、接地電位側に近づけなければならない。

これは(4,1)式の

Vin,CM <= VDD-(RD*ISS/2)+VTH

の場合のことを言っている。

p133 (4.11)

Av = sqrt(beta*ISS)*RD = sqrt(2*beta*ID)*RD = gm*RD

p136 RS = 1/gm2

図4.15(c)のように表した回路において、RS=1/gm2となり、次式が得られる。

RSの方向にはM2と、RD2があるが、今回はLAMBDA=0を仮定しているので、電圧と電流の変化はM2のVGSによってのみ起こる。小信号等価回路を描けば分かりやすいが、RS=1/gm2となることが分かる。

p136 電流源に抵抗成分RSSが存在する場合の利得

Vx/Vin1 = - RD / ((1/gm1)+RS)
RS = (1/gm2)||RSS

と表される。

p138 式(4.17)

この式の表すところは、Vin1を変化させると、M1に流れる電流が変化すると同時に、M2に流れる電流も変化するということである(ISSによって電流量が決まっているため)。

p149 高周波における寄生容量

テール電流源の両端に接続されている寄生容量によって大きなテール電流の変動をもたらす。

これは、高周波になるほど、寄生容量の影響によってテール電流源の等価的なインピーダンスが小さくなっているように見えるからである。

p152 式(4.47)

この式を導出するためには、図4.15において電流源ISSを抵抗RSSに置き換えれば良い。
ちなみに、回答の詳細は

http://www.geocities.jp/mac_works_at_phoenix_foundation/razavi/razavi.html

にあった。

p153 図4.33

この回路において、

Av = -gmN( (1/gmP) || roN || roP || roP_M5,6)

となる。負荷抵抗として支配的なのは1/gmPなので、ここに流す電流を減少させることで、全体の利得は上昇する。

p154 誤植

例えば、図4.23(b)では出力同相ベルはうまく制御できないが

例えば、図4.2332(b)では出力同相レベルはうまく制御できないが

p155 下段

gm/RDではなくgmRDであろう。

p157 例題4.8

第1次の項αVcontだけを残せば

これは、小信号のときにのみ成立するということである。

p158 誤植

Vcont=-gm5,6RDVinとなっているが、Vout=...であろう。

p158 負帰還

この場合、入力の差動対は、線形の電圧電流変換機能を与えるために 負帰還として組み込まれていることになる。

この文章の意味が良く分からなかった。 原文では

The input differential pair may incorporate degeneration to provide a linear boltage-to-current conversion.

となっている。直訳すれば「デジェネレーションとして合体している」というような意味になるだろうか。3章のソースデジェネレーションを思い出すと、このデジェネレーションのおかげで、負帰還がかかり、より線形性が高くなっていた。 つまり、「この場合」というのは、Vcontに対して、M5,6がデジェネレーション抵抗のような役割を果たしており、その結果線形性の高い電圧電流変換機能が実現しているということになる。

p159 4.1(a)

信号線間の容量をCx、ドレインと接地店の間の容量をCdとして等価回路を作ると、

Cx*(Vclk-Vx) = Cd*Vx

となり

Vx = 0.27

となる。

p159 4.1(b)

同様に等価回路を作ると、

Vx-Vy = Cd*Vclk*((Cy-Cx)/((C+Cx)*(C+Cy)))

となり

Vx-Vy = 0.025

確かにノイズ成分としての大きさはかなり減少していることが分かる。

p159 4.2

問題文に具体的な条件が欠けているようだ。原著および解答編では、

ただし(W/L)1-3=50/0.5, Vin,CM=1.3V, Vb=1V, RD=1kΩとする。

との指定がある。問題設定から、VDD=3Vでは、全てのMOSが飽和していると考えられる。また、チャネル長変調効果を考えなければ、定性的にはVDDを低下させるとM1非飽和→M3非飽和の順番に領域が変化していく(M1が非飽和になるまでVpが変化しないため)。
まずVDD=3のときについて考える。

ID3 = 2*ID1 = 2*(VDD=Vout)/RD

となるので、これを解いて

Vp = 0.38786796564404
Vout = 2.69799375

ここから、全てのMOSが飽和領域であることが分かる。また、この状態を維持するために必要な最低のVDDは

VDD = Δov3 + Δov1 + VR = 0.90200625

となり、ここからゲインの低下が生じる。 次に、全てのMOSが非飽和領域になるようなVDDを求める。境目においてVp=0.3となるので、

ID3_sat = 2*ID1_lin

となり、これを解くと

Vout = 0.38786796564404

ここから

VDD = 0.68987421564404

となる。

M1飽 M3飽(ゲインほぼ一定)
VDD > 0.90200625
M1非 M3飽(急激にゲインが小さくなる)
VDD > 0.68987421564404
M1非 M3非(0に近づく)
VDD > 0

となることが分かる。「M1非 M3飽」においてゲインが小さくなるのは、利得gmroに対して、急激にroが小さくなってしまうからである。さらにM3も非飽和になると、電流源であるISSの値が小さくなるので、結果としてgmも小さくなっていく。

p159 4.3

大雑把に言えばIDに関しては左右逆、VpとVoutに関しては上下左右逆である。

p159 4.4

VDD-(Vin,CM-VTH) = 2.5

となるので、

2.5*2=5

が最大出力電圧振幅である。また、このとき

RD*ISS = 2.5

となるので、

RD = 5000

となり、利得は

gm*RD = 12.95304018367889

p159 4.5(a)

(beta/2)*Δov**2 = 0.5 * 10^-3
Δov = 0.27295012258107

p159 4.5(b)

まず、それぞれのMOSのオーバードライブ電圧を求める。

ID1 + ID2 = ISS
(beta/2)*(Δov2+0.05)**2 + (beta/2)*(Δov2)**2 = 0.001

ここから

Δov2 = 0.24680281348254

よって

ID1 = 5.9120683159924004 * 10**-4
ID2 = 4.0879316840077034 * 10**-4
ID1 : ID2 ≒ 3:2

p159 4.5(c)

この条件での平衡状態でのGmはいくらか。

「この条件」というのが、4.5の条件にかかっているため、ΔVin=0のときのGmを求めよ、という問題だと解釈していた。しかしながら、解答編を見ると「この条件」は5.4(b)の条件ということになっているようだ。
今回はΔVin=0について求めることにする。このとき

Gm = sqrt(beta*ISS)

で求められるため

Gm = 0.0036636730203445

となる。

p159 4.5(d)

式(4.10)をGm(Vin)として、x%低下したときのΔVinをVinxとする。このとき

Gm(Vinx) / Gm(0) = (100-x)/100

の関係が成り立つので、これを解いて

Vin10 = 0.1389972906637105
Vin90 = 0.371602349001964

p159 4.6(a)

4.5(a)と同様に

Δov = 0.38600976520555

WLが小さくなったので、その分オーバードライブ電圧は余分に印加しなければならない。

p159 4.6(b)

4.5(b)と同様に

Δov2 = 0.36019934947251
ID1 = 5.6462922835367644 * 10**-4
ID2 = 4.3537077164630726 * 10**-4

オーバードライブ電圧が大きくなることで、相対的にVin1-Vin2=50mVの影響が小さくなっていることが分かる。

p159 4.6(c)

4.5(c)と同様に

Gm = 0.0025906080367358

W/Lの減少によってGmの値は小さくなる。

p159 4.6(d)

4.5(d)と同様に

Vin10 = 0.1965718535893162
Vin90 = 0.5255250815760218

比較するためには例題4.2のグラフを見ると分かりやすい。この問題ではW/Lが減少しているので、ΔVinが増加する。つまり、電流量は変わらず、入力差動電圧は大きくなり、利得は小さくなる。

p159 4.7(a)

4.5(a)と同様に

Δov = 0.38600976520555

ISSが大きくなった分、オーバードライブ電圧は余分に印加しなければならない。

p159 4.7(b)

4.5(b)と同様に

Δov2 = 0.36019934947251
1.1292584567074 * 10**-3
8.7074154329261453 * 10**-3

となる。比率としては4.6(b)と同様である。

p159 4.7(c)

4.5(c)と同様に

Gm = 0.0051812160734716

IDの増大によってGmの値は大きくなる。

p159 4.7(d)

4.5(d)と同様に

Vin10 = 0.1965718535893162
Vin90 = 0.5255250815760218

同様に例題4.2のグラフを見る。ΔVin大、ISS大となるので、電流量は増え、入力差動電圧、利得ともに増えることがわかる。

p159 4.8

まず、

Vin1 - Vin2 = VGS1 - VGS2

となるので、それぞれのMOSに印加されるVGSを考えればよい。通常、飽和領域においては

VGS = VTH + sqrt(2*ID/beta)

となる。それぞれのMOSに等しい電流が流れるとき、ID=Iss/2となるので、

Vin1 - VIn2 = sqrt(ISS/beta1)*(1-(1/sqrt(2))

となる。また、それぞれのMOSでID=ISS,0となるときは

Vin1 - Vin2 = sqrt(2*ISS/beta1)
Vin1 - Vin2 = -sqrt(ISS/beta2)

となる。Vin1-Vin2とIDにグラフを作成すると、sqrt(ISS/beta1)*(1-(1/sqrt(2))を中心として、左右非対称なグラフになることが分かる。

gmおよびRDの誤差を考慮した差動利得ADMの導出

次の問題から利用するための式を導出する。基本的にはp136の導出において、電流源抵抗RSSの追加、gmおよびRDの誤差を考慮して計算する。まず始めに、

Vx/Vin1+ = - RD1 / ( (1/gm1) + ((1/gm2)||RSS)

となる。また、RSSを考慮してVin1とM1のテブナン等価回路を求めると

VT = (RSS/((1/gm1)+RSS)) * Vin+
RT = (1/gm1)||RSS

となる。よって

Vy/Vin1+ = (RD1 / ( (1/gm1) + ((1/gm2)||RSS)) * (RSS/((1/gm1)+RSS))

となる。

Vx-Vy|vin2=0 = - (RD1 / ( (1/gm1) + ((1/gm2)||RSS)) * (1+(RSS/((1/gm1)+RSS))) * Vin+

同様に

Vx-Vy|vin1=0 = (RD2 / ( (1/gm2) + ((1/gm1)||RSS)) * (1+(RSS/((1/gm2)+RSS))) * Vin-

ここで

ΔVin = Vin+ - Vin-
Vin+ = - Vin-

とすると

Δ(Vx-Vy)/ ΔVin = - (1/2) * (2*gm1*gm2*RSS*(RD1+RD2)+gm1*RD1+gm2*RD2)/(1+(gm1+gm2)*RSS)

となる。これが差動利得ADMである。

gmおよびRDの誤差を考慮したACM-DMの導出

p150にしたがって

ACM-DM = - (gm1*RD1-gm2*RD2) / ((gm1+gm2)*RSS+1)

gmおよびRDの誤差を考慮したCMRR

上記式より

CMRR = (1/2) * (2*gm1*gm2*RSS*(RD1+RD2)+gm1*RD1+gm2*RD2)/(gm1*RD1-gm2*RD2)

p159 4.9

先にCMRRを求める。

CMRR = (1/2) * (RD1+RD2) * (2*gm*RSS+1) / (RD1-RD2)

となる。

gm = sqrt(UO_N*COX*(W1/L1)*ISS)
RSS = 1/(LAMBDA_N*ISS)

から

CMRR = ADM/ACM-DM = 14891.82881158134

対数に直すと

20*log_10(CMRR) = 83.45896070320629

また、信号が10mVpp、同相ノイズが100mVppの場合、

S/N = (10/100) * CMRR = 1489.182881158134

対数に直すと

20*log_10(S/N) = 63.45896070320629

実際には、シグナルや同相ノイズが変化することで利得も変化するので、その影響も考えなければならないはずである。

p160 4.10

4.9と同様に求めていく。

gm1 = Δgm + gm2

とすると

Δgm = UO_N * COX * (W/L) * ΔVTH

となる。また、

ADM = - (gm2*(gms+Δgm)*2*RD) / (2*gm2+Δgm)
ACM-DM = - (Δgm*RD) / ((2*gm2+Δgm)*RSS+1)

となるので、ここから

CMRR = 20346.72266874446

対数に直すと

20*log_10(CMRR) = 86.16988931151559

同様にSNは

S/N = 66.16988931151559

p160 4.11(a)

まず最小レベルを求める。飽和領域で電流ISS=0.5mAが流れるとすると、MSS、M12において以下の式が成り立つ。

ISS = (1/2)*beta_ss*(Δov_ss)**2
ISS/2 = (1/2)*beta_12*(Δov_12)**2

これを解いて

Vin >= Δov_ss + Δov_12 + VTH
Vin >= 1.16595500518385

次に最大レベルを求める。Vinを増加させていき、飽和領域と3極管領域の境目が最大レベルとなるので、

ISS/2 = (1/2)*beta_34*(VDD-Vout-VTH_P)**2

を解いて

Vin <= Vout + VTH_N
Vin <= 2.092602649001771

p160 4.11(b)

まずチャネル長変調効果を無視して、定性的に考える。VDDが最大のとき、当然全てのMOSがオンかつ飽和である。VDDを減少させていくと、Voutのみが減少していく。そのうち、M1が非飽和になる。さらにVDDを減少させていくと、MSSも非飽和になる。最終的には全てのMOSがオフ。
電流源MOSのドレイン電圧をVpとすると、ISSが流れるために必要なVpは、M12のVGSによって決まる(前問より、Vinは入力範囲に入っているため)。

ISS/2 = (1/2)*UO_N*COX*(W1/L1)*(1.2-Vp-VTH_N)**2
Vp = 0.30699511739722

全てのMOSが飽和するために必要な最小のVDDは、

VDD_sat = Vp + Δov12 + Δov34
VDD_sat = 0.30699511739722 + 0.19300488260278 + 1.607397350998229
VDD_sat = 2.107397350998229

また、利得は

A = gm12 / gm34 = 4.183300132670378

この電源電圧VDD_sat以下になると、M12が非飽和領域になり、gmの低下により利得が低下する。さらに電源電圧を減少させ、MSSが非飽和になる瞬間では、

VDD_lin = 0.27295012258107 + 0.19300488260278 + 1.607397350998229
VDD_lin = 2.073352356182079

ここから電流が絞られていくので、利得は低下する。VDD=VTH_P(M34がオフ)となるまで利得は減少し続け、最終的には利得が0になる。

p160 4.12

CMRR = (1/2) * (2*gm1*gm2*RSS*((1/gm3)+(1/gm4))+(gm1/gm3)+(gm2/gm4))/((gm1/gm3)-(gm2/gm4))

M1、M2のVTHが異なることで、それぞれに流れる電流も変動する。

gm1 = sqrt(beta1*I1)
gm2 = sqrt(beta1*I2)
gm3 = sqrt(beta3*I1)
gm4 = sqrt(beta3*I2)

となるので、CMRRは無限大となる。入力段のしきい値変動には強いことが分かる。一方、WL比を変えたとすると、上式のbetaが変動してしまい、CMRRの低下を招く。現実的には、入力段MOSの誤差を考えるとき、VTHよりもWL比に気をつけなければならないということが、この問題から理解できる。

p160 4.13

チャネル長変調降下を無視して考えると

CMRR = (1/2) * (2*gm1*RSS+1)*((1/gm3)+(1/gm4))/((1/gm3)-(1/gm4))

となるので

CMRR = 2195.864516338408

デシベル表記で

CMRR = 66.83211081736643

WL比が少しずれるだけでも、CMRRが大幅に劣化してしまうことが分かる。

p160 4.14(a)

理想電流源を仮定しているので、差動利得は

ADM = -gm*RD

負荷RD=1/gm3となるので、

ADM = -gm1/gm3
ADM = -2.64575131106459

M1が飽和領域となるために最低必要なオーバードライブ電圧は

Δov = 0.27295012258107

ここから、

Vin,CM = 1.372950122581075

となる。出力電圧範囲は

Vmax = VDD - VTH_P = 2.2
Vmin = VDD - (VTH_N+sqrt(2*ISS/(UO_P*COX*(W/L)))
Vmin = 1.178714157623669

この差を取って二倍すると( Vmax-Vmin)-(Vmin-Vmax) )

dV = 2.042571684752662

なお、このときM1は飽和領域を満たす。

p160 4.14(b)

RDを求める際に、注意点がある。M34のチャネル長Lが、通常よりも大きいので、チャネル長変調係数λ'は

λ' = λ/2

とあらわされることである。よって

rop = 4 / (LAMBDA_P * ISS)
ron = 2 / (LAMBDA_N * ISS)

となる。

A = -gm*(ron||rop)
A = -36.63673020344474

許容される最小の同相レベルは、(a)と同様である。つまり、同相レベルの最小値はその負荷によらずに決定される(当然M1が飽和しなければならないが)。
出力が最大となるときは、M34にぎりぎりオーバードライブ電圧がかかっているときである(ダイオード接続の負荷と違い、定電流源負荷なので、どちらにもISS/2の電流が流れる)。

Vmax = VDD - Δov34
Vmax = 2.27784185532588

最小値は、ぎりぎりM12が飽和になっているときである。

Vmin = 0.4 + Δov12
Vmin = 0.67295012258107

よって、差分と取って二倍すると

dV = 3.20978346548962

p160 4.15(a)

Av = - gm1*(ro1||ro5||ro3||(1/gm3))
Av = - 3.571578574488259

p160 4.15(b)

Vb = VDD - VTH_P - sqrt(2*0.8*(ISS/2)/(UO_P*COX*(W/L)))
Vb = 1.743267086397678

p160 4.15(c)

この問題を考えるにあたってまず

  1. M1がオフ
  2. M3オフ or M5が非飽和領域に突入

上記のどちらの場合が先に起こるかを考える必要がある。結論から言うと、M3が非飽和になるのが一番早い。 Voutの最大電圧を考えてみる。M1がオフのとき、Vout=VDDになる。この場合とM4,6が先に非飽和になった場合を比べると、Voutは明らかにVDDよりも小さくなることが分かる。よって、M4,6のどちらかが非飽和になるのが先である。M5に必要なオーバードライブ電圧は

Δov5 = sqrt(2*0.8*(ISS/2)/(UO_P*COX*(W/L)))
Δov5 = 0.45673291360232

となるので、VTH_Pだけオーバードライブ電圧が必要なM3が先にオフする。よって出力電圧の最大値は

Vout_max = 2.2

M3がオフしたとき、逆側のVoutが最小電圧だと考えられる。流れる電流は1.2*(ISS/2)であり、電流の増加はM4の変化によってなされる。

Vout_min = VDD - VTH_P - sqrt( 2*0.4*(ISS/2) / (UO_P*COX*100) )
Vout_min = 1.877041059600709

よって、最大出力電圧振幅は

ΔVmax = 0.64591788079858

p160 4.16

(a)については、入力電圧範囲と、飽和時の出力電圧を考えればよい。(b)については、入力段MOSがどこでオンして、M5がどこでオンするかを考える。

p160 4.16(a)(a)

まず、Δin=0(Vin1=Vin2=1.5)の場合を考える。全てのMOSが飽和していると仮定して、このときVout1,2はM3,4にISS/2の電流が流れるような電圧である。よって

Vout1,2 = VDD - VTHP - sqrt(ISS/(UO_N*COX*(W/L)))
Vout = 0

次にVin1=VDD,Vin2=0を考える。M1はオン状態のスイッチのように見なせ、M2はオフとなる。R1が存在するので、その分だけM4からM1に電流が流れることになる。このため、M3に流れる電流が少なくなり、その分電圧降下は小さくなる。R1が無い場合ならば

Vout2 = VDD - VTHP
Vout1 = VDD - VTHP - sqrt(2*ISS/(UO_N*COX*(W/L)))
Vout = -sqrt(2*ISS/(UO_N*COX*(W/L)))

となる。R1の影響を考慮したM3に流れる電流をISS'とすると

Vout = -sqrt(2*ISS'/(UO_N*COX*(W/L)))

となる。
またM2がオフする瞬間はsqrt(2)*Δovである。

p160 4.16(a)(b)

Vin=VTHまではVout=VDD-VTHP、Vin=VTH+Δov1+Δov5のとき、M5が飽和領域に入る。Vout =VDD-(VTHP+Δov3)となる。

p160 4.16(b)

電流源負荷なので、チャネル長変調効果を考えなければ、少し分かりにくくなる。この問題を解く前に、R1,2=0の場合について考える。まず、同相信号を変化させた場合について。Vin1,2=0のとき、当然ながらVout=VDDとなり、電流は流れない。入力電圧を上昇させていくと、Vin>VTHでM1,2がオンする。ここからVoutは減少していき、M5が飽和領域に入るまで減少は続く。このときVout=VDD-Δov34となる。ここからVinを上げてもほぼ一定の値となる。チャネル長変調効果を考慮するのならば、じわじわと減少していく。
次に、差動信号の場合を考える。Vin1,2=1.5のときに、全てのMOSが飽和領域だとすると、VoutはVinに対して非常に感度が良い状態になるだろう。M1,2のどちらかが非飽和領域に入ったとき、この急峻な変化は鈍くなる。その後、片側のMOSがオフし、Voutはほぼ一定の値に落ち着く。

p160 4.16(b)(a)

上の考察に、R1およびR2を含めた場合である。Voutの変化に対して、Rが存在することにより、Voutがさらに急激な変化をすることになる。それ以外はほぼ同様だろう。解答編では、一度カーブが下がった後に再び上昇しているが、これは考えにくいのではないか。

1p60 4.16(b)(b)

「全て対称性がある」と問題文に書かれているので、R1=R2とする。このとき、同相入力を変化させても、上の考察とほぼ同様の結果となる。Vinの上昇と共にVout=VDD-Δov34-R*ISS/2となり、チャネル長変調効果を考えるのならばVoutは少しずつ減少していくであろう。

p160 4.16(c)(a)

問題(a)の負荷が電流源負荷になっただけである。基本的には問題(b)で考えたようなグラフになるが、抵抗R1がある分、最終的なVoutの変動は小さくなる。

p160 4.16(c)(b)

これも(b)でかんがえた結果とほぼ同様である。同相信号の場合、R1の影響はない。

p160 4.16(d)(a)

ΔVin=VDDの場合を考えてみる。このとき、M3とM4のゲート電位は同じなので、流れる電流はほぼ同じとなる(=ISS/2)。よって、

ΔVout = 2*R * ISS/2
ΔVout = R*ISS

となる。この状態になるのは、どちらかがオフしたときなので、ΔVin=sqrt(2)*Δovのときとなる。

p160 4.16(d)(b)

(a)などと同様である。

p160 4.16(e)(a)

Rの値によってM3,4が飽和か非飽和か異なってくる。具体的には

VTH > R*(ISS)

ならば、M3は常に飽和となる。他は(a)などとほぼ同様。

p160 4.16(e)(b)

これも同様に

VTH > R*(ISS/2)

ならば、M3,4は常に飽和。

Vout = VDD - (VTH+Δov) + R*ISS/2

に近づく。

p160 4.17(a)(a)

負荷が電流源+ダイオード接続になっている。Vinの変化によってVoutが変化していくと、そのうちM4がオフする。M4がオフするまでの変化は比較的なだらかであり、その後M6のみがオンしている状態では、一気にVoutは低下して、一定の値を取るようになる。このとき、ΔVin=sqrt(2)*Δovである。

p160 4.17(a)(b)

4.16(a)とほぼ同様。Vin>VTHでVout減少、Vin>Δov7+Δov1+VTHでほぼ一定値に落ち着く。

p160 4.17(b)(a)

フォールデットカスコードである。負荷に電流源M34があるので、入力電圧の変動に非常に敏感である。このため、数値を計算するのは難しい。大雑把に言えば、通常の差動増幅回路のグラフと同様である。

p160 4.17(b)(b)

まず、入力段がオフの場合を考える。このとき、折り返し側のみに電流が流れ、その電流はM34で制限される。よって

Vout = VDD - RD*ID34

となる。VinがVDD-VTHに減少するまでこのままである。さらにVinを減少させ、

Vin = VDD - (Δov7 + Δov12 + VTH)

となったとき、Voutは

Vout = VDD - RD*( ID34 - ID7/2 )

となる。

p160 4.17(c)(a)

通常の電流源負荷タイプの差動増幅回路に比べて、さらに急激な変化になると考えられる。Vinが変動することにより、電流源負荷のバイアスも、急激な変化が起きるように変化する。

p160 4.17(c)(b)

通常の電流源負荷と同様である。

p161 4.18 半回路における並列抵抗の取り扱い方

次の問題から、小信号等価回路を求めることになる。ここで利用するのが半回路の考え方だ。詳しい話はp140辺りに記載されているので詳細は省く。しかしながら、ここで気になったのは、出力同士を接続している抵抗の存在がある場合である。例えば図4.38(a)のR1などだが、これを半分の値R/2として、GNDに接続することができる。
理由としては、抵抗のちょうど中間値の点が仮想短絡するからである、といえる。小信号等価回路では、当然ながら回路を線形としている。この状態でVinを変化させると、当然Voutも線形に変化するはずである。+Vout, -Voutとなるとしよう。R1=R1/2+R1/2として、R1の半分の値の抵抗が二つ直列に接続されていると考えると、抵抗の中心点の電位は、

VR = ((R1/2)/((R1/2)+(R1/2))) * (Vout-(-Vout)) - Vout
VR = 0

となり、仮想短絡されていることが分かる。このため、半回路を利用するときに、元の抵抗成分の半分の抵抗を(AC)GNDに落とすことが出来るのである。

p161 4.18(a)

目の子で解ける。

Av = -gm1*(ro1||ro3||1/gm3||R1/2)

p161 4.18(b)

Av = -gm1*((1+gm3*ro3)*R1+ro3)

p161 4.18(c)

Av = -gm1*(ro1||ro3||R1/2)

p161 4.18(d)

Av = -gm1*(ro1||ro3||R1)

p161 4.18(e)

この問題は、半回路を考えると3.20(d)と同様である。したがって

Av = -gm1*(1-gm2*RD) / ( (gm2//ro1//ro2)**-1 + (RD/(ro1*ro2)) )

p161 4.18(a)

半回路を解いて

Av = -gm1(ro1||ro3||1/gm3||ro5)

p161 4.18(b)

Av = -gm1*RD*[ 1 / (1+((RD+ro6)/(ro1||ro3)*(1+gm6*ro6))) ]

p161 4.18(c)

Av = -gm1/((1/(ro1||ro3))-gm3)

小信号等価回路的には、Voutの影響(-gm3Vout)は、負性抵抗(-1/gm3)として置き換えることが出来る。式を変形すると

Av = - (gm1*(ro1||ro3)) / (1-gm3*(ro1||ro3))

となる。この式から考えるに、

gm3*(ro1||ro3) < 1

の条件ならば、通常の増幅回路として利用できることがわかる。大信号としては、非常に変化が急峻になるのだろう。この条件は、M34を入力としてみたとき、増幅率が1以下にならなければならないということである。逆に

gm3*(ro1||ro3) > 1

となる場合はどうだろうか。Vinによって生じた変化ΔVoutが、フィードバック(M34の増幅率が1倍以上)がかかることによりラッチ回路のように出力が固定されてしまう。解答編には双安定回路、McGrawの解答には

if gm3>=1/ro1+1/ro3 then the circuit is not stable and small signal model is not valid.

と書かれている。
小信号回路としての成立するための条件があるようだが、どのような条件なのだろうか。安定性というところがポイントになるとは思うが、気になるところである。

p161 4.19(a)

4.17(a)とほぼ同様で、はじめは緩やかに減少、M6オフで急激に変化する。

p161 4.19(b)

gm1*Vin1 = (gm3-gm5)*Vout

を解いて

Av = -gm1/(gm5-gm3)

ここで、条件より

gm3 = 0.8*gm5

となるので

Av = -5*(gm1/gm5)

p161 4.20(a)

Vinがsqrt(2)ΔovになるまでVoutの差も大きくなっていく。その最大値はR1が小さいほど小さくなる(R1=0でVout1=Vout2)。また、Xは負の方向、Yは正の方向へと差を広げていく。

p161 4.20(b)

半回路を解いて

Av = -gm1 / ( gm5+((gm5*ro3+1)/((gm3*ro3+1)*(ro1||R1/2))) )

p161 4.21

この問題、「等価回路を用いずに」と書かれているが、解答編やMcGrawのpdfを見ても、どちらも明らかに小信号等価回路を利用している(解答編は解き方が間違っている)。題意をそのまま受け取るのならば、大信号解析から差動利得を求めなければならないように見える。
しかしながら、大信号解析から差動利得を求めることは非常に困難であるので、今回は小信号等価回路を利用することにする。利得を求める方法はいろいろとあるが、一番楽なのは、方法1(p136)の図4.15(c)のように、M2がデジョネレートしたソース接地からGmを求める方法だろう。Gmを求めた後、Vout = Gm*Vin * RDから出力が求まる。計算自体は省略して、Vin1を変化させたとき

Gm1 = gm1 / [1+(gm1+gmb1)*(RS1+RS2+(1/(gm2+gmb2)))]
Vout1 = -Gm1*RD1*Vin1
Vout2 = Gm1*RD2*Vin1

となり、同様に

Gm2 = gm2 / [1+(gm2+gmb2)*(RS1+RS2+(1/(gm1+gmb1)))]
Vout1 = Gm2*RD1*Vin2
Vout2 = -Gm2*RD2*Vin2

となる。 Vin1 = -Vin2とすると、

Vout1-Vout2/Vin = -(Gm1+Gm2)*(RD1+RD2)

となり、これが求める利得である。

p161 4.22

小信号回路を解けば良い。

id = -Vout1/RD = gm*(Vin1-Vp)+((Vout-Vp)/Rp) = -gm2*(Vin2-Vp) = Vout2/RD

ここから

ADM = [(gm*RD*(1+2*gm*RP))/(1+gm*(2RP+RD))]
ACM-DM = 2*gm*RD/(1+gm*(2RP+RD))
CMRR = (1+2*gm*RP)/2

p164 4.23

小信号等価回路を解けば良い。

id1 = -id2 = idRp + id = - Vout1/RD = -Vout2/RD = -gm3*Vx1
idRp = (Vx1-Vout2)/Rp
id = gm1*(Vin-Vp) = gm2*(Vin2-Vp)

解答編の方がやり方が賢い気がする。

ADM = gm2*RD / [1+((RD+1/gm3)/Rp)]
ACM = 0
CMRR = ∞

p164 4.24

基本的方針は以下の通りである。まず、M34のオン抵抗からM34のゲート電圧(=M12のソース電圧)を求める。その後、M12のソース電圧と流れる電流からVin1を求める。

VG3 = VDD - ( VTH_P +(1/(UO_P*COX*(W/L)*RON)) )
VG3 = 2.069621903520209
VGS1 = VTH_N + sqrt((2*ID)/(UO_N*COX*(W/L)))
VGS1 = 0.73860097652056
Vin1 = VG3+VGS1 = 2.808222880040764

またここから

Δov1 = 0.03860097652056

となることが分かる。差動入力における出力の変化としては、まずM2がオフする。その後、M1が非飽和になると傾きは急激に変化して、ある一定値に落ち着く。

p165 4.25(a)

A = -gm1*(ro1||ro2)
A = -24.4244868022965

p165 4.25(b)

この問題については、Vbの値が分かった上で大信号解析を行わなければ、正確に解くことが難しい。Vin1=-Vin2の変化によって、最大出力電圧を決めるはずである。M1またはM3のどちらかのMOSがぎりぎり飽和になるようなVin1が決まれば、そのときのVout1-Vout2の二倍が最大電圧振幅だと考えられる(それ以上Vin1を変化させると、どちらかのMOSが非飽和領域に突入してしまう)。
解答編およびMcGrawの答えを見ると、

Vout_min = 1.5-VTH_N
Vout_max = VDD -(VGS3-VTH_P) = VDD - Δov3

となっており、これはVinを変化させてもMOSに流れる電流が変動しないと仮定している(実際はチャネル長変調効果の影響でVinの変化にしたがって電流も変動してしまう) 。つまり、ここではλ=0と仮定したもとで最大電圧振幅を導出していることになる。問題設定が若干曖昧な気がするが・・・。

p165 4.26

M3の出力インピーダンスは

RD1 = ro1||ro3||ro5||(1/gm3)

となる。CMRRは前述したとおりなので、

CMRR = (1/2)*(2*gm12*RSS+1)*(RD1+RD2)/(RD1-RD2)

ここで問題となるのは

(RD1+RD2)/(RD1-RD2)

である。RD1-RD2=ΔRD1とすると

(RD1+RD2)/(RD1-RD2) = (2*RD1/ΔRD1)  - 1

となる。つまり、RD/ΔRDを求めることが出来れば、CMRRは求まる。 さらに、ΔRDの変化を生み出しているのは、今回の問題ではM5のVTHの変動である。 ΔRDとVTHの関係性を求めていく。

∂RD1/∂gm3 = -1/gm3^2 = -RD1/gm3

より

∂RD1/RD1 = -∂gm3/gm3

ここで、微少量をΔで表すと

ΔRD1/RD1 = -Δgm3/gm3

となる。また同様に

Δgm3/ΔID3 = -(1/2)*gm3/ID3
Δgm3/gm3 = -(1/2)*ΔID3/ID3

さらにM3に流れる電流がISS/2で変化しないと仮定すると

ΔID3 +ΔID5 = 0
4ID3 = ID5

となるので、

ΔID3/ID3 = -4*ΔID5/ID5

となり、∂ID5/∂VTHから

ΔID5 = -beta5*(VDD-Vb-VTH)*ΔVTH

となるので

ΔID5/ID5 = -2*ΔVTH/(VDD-Vb-VTH)

となる。最終的には

RD/ΔRD = -Δgm3/gm3 = (1/2)*ΔID3/ID3 = -2*ΔID5/ID5 = 4*ΔVTH/(VDD-Vb-VTH)

となるので、求めるCMRRは

CMRR = (2*gm12*RSS+1)*((4*ΔVTH/(VDD-Vb-VTH))-(1/2))

となる。

p172 例題5.2

CSが二段接続されていると考えても当然解ける。 一段目の出力をVxとすると

ΔVx = -gm1*(1/gm2)*ΔVin
ΔVout = -gm3*RL*ΔVx
gm3/gm2 = (W/L)3 / (W/L)2

となり、同様の答えとなる。

p174 カスコードカレントミラーの成立条件

IREF * X = Iout

として、IREFのX倍がIoutのようになるためには、

ID1 * X = ID2
(W/L)1*X = (W/L)2

同様に

(W/L)0*X = (W/L)3

となる。ここから

(W/L)3/(W/L)0=(W/L)2/(W/L)1

p174 例題5.3

Vx = VTH + sqrt(2*IREF/beta1)

となるので、このグラフを描けばよい。VYもほぼ同様のグラフになる。 また、IREFが最大のとき、

VN = 2*VTH+sqrt(2*IREF/beta1)+sqrt(2*IREF/beta2)
VDD-0.5 = VN

となるので、ここから

IREF = (UO*COX/2)* ( (VDD-0.5-2*VTH)/(sqrt((L/W)0))+sqrt((L/W)1)) )**2

p175 VDS2=VGS2

これは、M2を飽和領域に保ったままVDS2をVGS2-VTHに近づけるように低下させることができれば、VDS2=VGS2となるためである。

誤訳である。詳細は以下。

http://www.geocities.jp/mac_works_at_phoenix_foundation/razavi/razavi.pdf

上記を参考にすると、正しい訳は

これは、VDS2 をVGS2 −VTH まで低下させてもM2 を飽和領域に保てるのに、VDS2 = VGS2 としてしまっているためである。

となる。

p177 カスコード構造

この回路は、実際、出力が入力に接続されたカスコード構造であることに注意してほしい。

当たり前かもしれないが、出力はX、入力はM1のゲートのことを言っている。

p177 (5.14)

この式を変形すると

VTH1 >= Δov2

となる。M2のオーバードライブ電圧がVTH1以下になるようにWL比を調整する必要がある。

p181 図5.17(c)

M1が1/gm1と表されているが、本来ならば(1/gm1)||ro1であろう。(暗黙の)近似によって1/gm1になっている。

p182 図5.20 アクティブカレントミラー差動対

この動作を理解するためには、M2、M4で構成されるソース接地増幅回路を思い浮かべると良いかもしれない。M2の入力はVin-で、M4の入力はVout-である。 このとき、

Vin+大 → Vout-小 → Vout+大
Vin-小 → Vout+大

となり、Vin+, Vin-ともに、Vout+を変化させていることが分かる。これを電流源によって差動対にしたものがこの回路だと言える。

p184 大信号解析

このときの出力電圧は、ID4とID2の差によって定まる。

この文章は、いつものとおりI(VGS)について言っている。VDSに関しては考慮していないのである。実際には、電流の値がID2=ID4となるようにVoutが変動する。

p185 大信号解析

実際には、回路の非対称性のためVoutが大きく偏差し、たいていの場合、M2かM4が飽和領域に入る。

誤訳である。流れからしてもM2かM4が非飽和領域になるはずである。実際に原著を確認するとtriode regionと書かれていたので、確かに非飽和領域になると考えられる。正しい訳は以下。

実際には、回路の非対称性のためVoutが大きく偏差し、たいていの場合、M2かM4が非飽和領域に入る。

p186 小信号解析

これは、ダイオード接続された素子M2の

M3である。

これは、ダイオード接続された素子M3の

ちなみに、接点Xの利得が低いのは、ダイオード接続されたソース接地増幅回路を思い浮かべれば分かりやすい。

p187 接点Pの仮想短絡

この回路はまったく対称ではないが、節点Xから見たインピーダンスが比較的低く、この節点における振幅も小さいため、ro1を介してXからPに戻ってくる電流を無視することができ、節点Pを仮想接地点と見なすことができる。

定性的には、確かにそうなりそうだが、式としてはどうか。 ごりごりと計算をしてみると、

Gm = gm1 / [1+2*((1/ro1)-(1/ro3))*(1/gm3||ro3)]

となる。ここにおいて、(1/gm3||ro3)が十分に小さいと考えると、確かにGm=gmとなることが分かる。

p188 Rxy

この二つのトランジスタの役割をRxy=2ro1,2という抵抗で表すことができるとわかる。

これは、M1とM2の小信号電流源(-gm*Vp)がお互いにキャンセルされるからである。よってroのみ考えればいい。

p188 (5.27)

正確には

Ix = (1+((gm4*ro3)/(1+gm3*ro3)))*((1/(2*ro12+(1/gm3||ro3)))+(1/ro4))*Vx

となる。チャネル長変調効果を無視して、電流が利得一倍でコピーできると仮定しているので、(gm4*ro3)/(1+gm3*ro3)=1としていることになる。

p189 (5.30)

M4から流れる電流は

IM4 = Ix1 * (gm4*ro3/(1+gm3*ro3))

となるので、若干式が違っている。正確には

Ix1 + IM4 + Vout/ro4 = 0

となる。 また、(5.31)に近似するためには

ro3 >> 1/gm3

という条件も必要となるはずである。

p190 基板バイアス効果を含む同相利得

簡単のためにγ=0とし、基板バイアス効果を含む、より一般的な解析は読者のために残しておく。

図5.30(b)を見ると、ソースデジョネレーション回路の利得を考えればいいので、(3.71)から求めることができる。ちなみに差動利得は、Pがほぼ変動しないと考えて、gmb=0と近似すれば、特に式を変更する必要はない(正確にはgmbの影響を考慮する必要があるだろうが・・・)。

p192 例題5.7

定性的には、図5.31(b)から、通常のソース接地増幅回路をイメージすればいいことが分かる。Vinを変化させれば、当然roの影響によって出力が変わる。このため、同相利得は0にならない。

p194 ミスマッチにおける同相利得

節点FとXでの変化は比較的小さいので、

これは、gm1≒gm2を仮定しているからである。gm1=gm2の場合、F=Xとなる。

ro1とro2の影響を無視してID1とID2の変化を計算することができる。

ro1とro2に印加される電圧がほぼ等しいので、流れる電流が打ち消しあうため、VGSによる電流のみを考慮すればいいと言っている。

p195 5.1(a)

R2/R1 = 1/((VDD/(sqrt(2*ID/beta)+VTH_N))-1)

これを解いて

R2/R1 = 0.47998331635527

p196 5.1(b)

∂Iout / ∂VDD = beta * (R2/(R1+R2))*((R2/(R1+R2))*VDD-VTH)

Ioutで正規化すると、

(∂Iout / ∂VDD) / Iout = 2 / (VDD-(1+(R2/R1))*VTH)
(∂Iout / ∂VDD) / Iout = 2.376380742827421

p196 5.1(c)

大雑把に求めるのならば、微分を利用すればいい。

∂Iout/∂VTH = - beta * (XR*VDD-VTH_N)

ここから

ΔIout = (∂Iout/∂VTH) * ΔVTH
ΔIout = -4.9659890956678724 * 10**-4

正確に求めるのならば、

ΔIout = Iout(VTH+ΔVTH) - Iout(VTH)

を求めるべきである。このとき

ΔIout = -4.7982078456678735 * 10**-4

となり、そこまでの誤差はないことが分かる。

p196 5.1(d)

移動度と温度依存性の式が間違っている。正しくは

u ∝ T**(-3/2)

となる。

u = α*T**(-3/2)

として、温度微分を考えると

∂u/∂T = -(3/2)*α*T**(-5/2) = -(3/2)*u0*(1/T)*(T/T0)**(-3/2)

となる。ここでT0は300k、u0はT0における移動度である。今回はT0における微分係数を利用するので、

∂u/∂T  = -1.75*10**-4

となり、

ΔID =ΔT* (1/2)*(∂u/∂T )*COX*(W/L)*((R2/(R1+R2))*VDD-VTH)**2
ΔID = -1.75*10**-4

となる。実際には

ID'-ID0 = ((T/T0)**(-3/2)-1)*ID0
ΔID = -1.3495256576425834 ** 10**-4

となる。

p196 5.1(e)

最悪のケースは、VDD小、VTH大の場合である。

Iworst = (1/2)*((T0/T)**(1.5)*u0)*COX*(W/L)**((R2/(R1+R2))*(90/100)*VDD-VTH+0.05)**2

となり、

ΔI = 2.5301212857073386 * 10**-4

となることが分かる。

p196 5.2

この問題は、一定のバイアスが与えられたM2と、ダイオード接続のM3に流れる電流を考えることと等価である。 VDD=0のとき、当然ながら電流は流れない。これはVDD=VTHのときまで同様である。VTHを越すと、M3に電流が流れるようになり、最終的にM2が飽和するまで電流は増加する。それ以上大きくすると、IREFに応じた大きさの電流が流れるようになる。

p196 5.3(a)

Vpについては、

Vp = Vin,CM - VGS1
Vp = 1.3 - (VTH_N + sqrt(2*ID1/beta1)

となるが、(W1/L1)の値が定義されていないためにVpの値を求めることができない。解答編やNcGrawの答えは、おそらく任意に定義した値を利用している。また、基板バイアス効果を考慮する場合は、VTH_N(Vp)となり、式を解くのが複雑になる。
次に、pチャネルダイオード接続トランジスタのドレイン電圧を求める。これはノードとして3つあるので、左側からV1, V2, V3と定義すると、

Vx = VDD - ( VTH_P + sqrt(2*IDx/betax) )

と表される。Vpと同様にV2, V3は(W3/L3)の値が決まっていないので、求めることができない。唯一V1を求めることが出来、その時の値は

V1 = 1.477841855325881

となる。

p196 5.3(b)

まずVxを求める。

IREF = (1/2)*beta0*(Vx-VTH_N)**2*(1+LAMBDA*Vx)
Vx = 0.9607156631500344

また、ここからVpを求める。

Ip = 2*IREF*(1+LAMBDA_N*Vp)/(1+LAMBDA_N*Vx)
Ip = (1/2)*betap*(VDD-Vp-VTH_P)**2*(1+LAMBDA*(VDD-Vp))
Vp = 1.54750371200396

他の電圧も同様ではあるが、W/Lが決まっていないために値を求めることは出来ない。

p196 5.4

VDD<VTH_PでVout=0,VTH_P<VDD<Δov1+VTHでVout上昇、Δov1+VTH<VDDですべての領域が飽和、チャネル長変調効果によってVoutは若干上昇していく。

p196 5.5(a)

Vxを求める。

IREF = (1/2)*beta*(Vx-VTH)**2 *(1+LAMBDA*Vx)
Vx  = 0.9261417950867621

ここで正確にVbを求めるためには、Vpの電位が分からなければならない。しかしながら問題文に条件が指定されていないので、チャネル長変調効果を無視する。

Iout = (1/2)*beta*(Vb-Vx-VTH)**2

これを解いて

Vb = 1.862523535208049

p196 5.5(b)

同様にVpの指定がなければ正確に求めることができない。

ID = (1/2)*beta2*(Vx-VTH)**2*(1+LAMBDA*Vy) = (1/2)*beta3*(Vb-Vy-VTH)**2

これを解いて

ID(Vb-0.1) = 297.2841823333659b * 10**-6
ID(Vb+0.1) = 302.7168402602196b * 10**-6

p196 5.5(c)

仮に初期条件をVGS1=VGS2=VDS1=VDS2=2*Vxとする。このときVpが1V変動した時のY点の電圧をVyとすると

Iout = (1/2)*beta2*(Vx-VTH)**2*(1+LAMBDA_N*Vy)
Iout = (1/2)*beta3*(2*Vx-Vy-VTH)**2*(1+LAMBDA_N*(2*Vx+1-Vy))

となり、求める電圧は

Vx-Vy = 9.50793752171944 * 10**-3

となる。1Vに対して9mV程度のズレが生じていることが分かる。

p196 5.6(a)

チャネル長変調効果を考慮すると、問題の条件だけではVxの値を求めることができないので、ここではλ=0とする。

Vx = VTH + sqrt(2*ID/beta)
Vx = 0.8930048826027

また、Vbの範囲は

2*Vx-VTH1 < Vb < Vx + VTH2

となる。

p196 5.6(b)

5.6は悪問な気が・・・。初期条件として、M4のドレインノードやVbの電圧が指定されていないので、求めることができない。無理やり初期条件を自分で設定すれば解けるが、今回は略。解答を見ても適当である。

p196 5.7(a)

式(5.17)より

Av = (1/2)*sqrt(beta*ISS)*[(4/(LAMBDA_N*ISS))||(2/(LAMBDA_P*ISS)]
Av = 20.72486429388622

p196 5.7(b)

簡単のためγ=0とする。

Vp + Δov1 = VCM - VTH_N

となるので、

Vmin = 0.79300488260278
Vmax = 3
ΔV = 2.20699511739722

p196 5.8(a)

D5=ID1+ID2=ID3+ID4として、VFとVXの値を求めればいいが、そのためにはVbの値が分からなければならない。 よって、ID3=ID4として近似的に解を求めることにする(解答編とMcGrawもそうしている)。このとき

ID3 = (beta/2) * (VDD-VF-VTH3)**2*(1+LAMBDA*(VDD-VF))
ID4 = (beta/2) *  (VDD-VX-VTH3)**2*(1+LAMBDA*(VDD-VX))

となるので、ここから VX-VF = 9.810999759932437*10**-4

p196 5.8(b)

この問題、見たときには(a)の条件で解くのかと勘違いしてしまっていた。gmの違いを考慮して小信号等価回路を解こうとすると、かなり複雑な式になる。実際には式(5.38)を利用すればいい。

CMRR = 1931.69732033591

p197 5.9(a)

VDDがVTH以下のときは、Vx=Vy=VDD。また、VDD>VTHとなったとき、

Vx = VDD - R1*ID2
Vy = VDD - R1*ID1

となる。ここからVx=Vyとなることが分かる。負荷が等しい場合、カレントミラーは正確な電流をコピーする。最終的にVxは、ほぼルートで増加していく。

p197 5.9(b)

前問から、Vx=Vy。つまりR2には電流が流れないため、(a)と変わらない。

p197 5.9(c)

こういった問題を考えるときは、極端な場合から考察すると分かりやすい。R2=0, ∞を考えるといい。R2=∞ならば、(a)と同様だし、R2=0ならば、Vx=0となることが分かる。その中間あたりの電圧値が答えなのだと直感的に理解できる。
VDD=(1+(R1/R2))*VTHで場合分けすればいい。あとはほぼ同様。VxはR2の影響を受ける分、Vyよりも電圧値が小さくなる。

p197 5.9(d)

VDD>VTHになると、R2の影響でVGS1>VGS2となる。このため、VDDを大きくし続けるとM1は非飽和領域に突入し、電圧値は減少していくことになる。M2は(a)よりも大きい値を取る。

p197 5.9(e)

VDD=VTHまでは、どちらもVDDに等しい。その後、飽和領域になるとVy>Vxの関係となる。

p197 5.10(a)

こういう回路ってメジャーなのだろうか。しばらくこのような問題が続くが、どんな意味があるのだろうか。
VDD<VTHのとき、MOSはオフ。Vx=VDD,Vy=不定となる。その後、VDD>VTHで電流が流れ始める。Vx=VTH+VGS2,Vy=VDD-(VTH+VGS3)となる。よって、緩やかに出力は上昇していくことになる。

p197 5.10(b)

カレントミラーが成立しており、Vx=Vyとなる。よってM3は常にオフ。VDD<VTHでVx=Vy=VTH、VDD>VTHで、VxとVyはゆるやかに上昇。

p197 5.11(a)

まずV1=0の場合を考える。このとき、R2の存在によりVx>Vy。M1は飽和であり、M2は条件次第で変わってくるが、仮に非飽和領域にあると仮定する。この状態からV1を増加させていくと、Vx,Vyはともに増加していく。Vyのほうが増加する傾きが大きいので、そのうちにVy=Vx-VTHとなり、M2が飽和領域に突入する。さらにV1を大きくしていくと、VyはほぼV1に引っ張られる形となり、傾きはさらに大きくなる。また

V1 = R1*IREF + VTH + sqrt(2*IREF/beta)

のとき、Vx=Vyとなる。最終的にVy>Vxとなっていく。

演習問題

解くのに非常に時間がかかりそうなので、飛ばすことにする(一章半年のペースだった)。

p211 例題6.4

(6.13)の低周波利得は(3.104)より。λ=γ=0としている。

p213 (6.17)

VoutノードにRD、((CGD+CGS/CGD)/gm)という値の抵抗(インピーダンス)と、Ceq、CDBの容量が並列に接続されていため、このような式になっている。

p214 (6.26)

ωp1という表記は、入力極にも出力極にもなり得る。(6.14)及び(6.15)において、ωinとωoutの関係性により、どちらがωp1になるかが決まる。

p215 RD(CGD+CDB)

当然ながら

RS*(1+gm*RD)*CGD + RS*CGS >> RD*((CGD+CDB)

を満たしているとき、

場合によっては無視できるRD(CGD+CDB)の項の存在のみである。

が成立する。

p215 例題6.5

ωp1>>ωp2が暗に前提とされている。先に言及されていた入力極の概算によると、ωinは(6.14)のようになるが、CDB大で(6.30)のようになる。この違いが一体何なのか、というのが問題の意図である。
図6.14などのボード線図を見ながら考えると分かりやすい。ωp1>>ωp2の場合、ωp2におけるゲインは小さくなっていく(極端なことを言えば0dB以下になる可能性もある)。このため、出力極が入力極に対して大きい場合は、ミラー効果の影響が減少すると考えることが出来る。これが以下の文章で述べられていることだろう。

その結果、周波数が[RS*(CGS+CGD)]^-1に近いところでは、実際の利得はきわめて小さく、CGD(1-Av)≒CGDとなる。このような場合が、低周波利得を用いたミラー効果の適用で妥当な見積もりができない一例である。

もうすこし定量的に考えてみる。改めてまとめるが、ソース接地増幅回路の伝達関数自体は(6.23)である。ここでωp2>>ωp1を仮定すると、ωp1は(6.26)、ωp2は(6.32)と近似できる。
このとき、ωp1とωp2は、単純にどちらが入力極でどちらが出力極ということが出来ない。たとえば、(6.14)および(6.15)ではωin=ωp1、ωout=ωp2としている。しかしながら、Rs→0を仮定すると、ωout=ωp1のように見えてしまう。
つまり、どちらの極がドミナントポールのように振る舞うかで、ωp1が入力極または出力極のどちらでも取り得るということである。
例題6.5の想定では、ωp1が出力極、ωp2が入力極のように見えるとしている。このため、ミラー効果を含めて求めた入力極の周波数帯域では、出力極の影響でゲインが極めて小さくなってしまっている可能性がある。これが原因でミラー効果が見えない。
大雑把な感覚としては、概算を求める際に、(6.15)のωoutと(6.14)のωinにおいて、

ωout > ωin

の関係が成り立つ場合、ミラー効果の適用は妥当でないということが、この例題で言いたかったことであろう。

p225 例題6.7

なぜZinはCLが増加したときこの容量に依存しないのかを説明せよ。

これも例題6.5と同様だと考えられる。即ち、出力極が非常に小さい場合(CL大 or ro大)、 入力極ではミラー効果の影響が小さくなってしまうためである。 また、ro>(1/gm)が通常は成り立つので、roの影響はほぼ無視できる。

p227 カスコード回路の低周波利得

Vx/Vin = - gm1*(1+(RD/ro2) / [(1/ro1)+(1/ro2)+(RD/(ro1*ro2))+gm2+gmb2]

p228 例題6.8

ここでいいたいのは、出力の負荷がRD||(1/sCY)となるということである。このため、高周波になれば利得は低下する。

p231 (6.72)

同相利得は理想的には0になってほしい。しかしながら高周波になっていったとき、RD||(1/CLs)が小さくならないうちに、ro3||(1/Cps)が小さくなってしまうと、同相利得は増加してしまう。これが

この結果は、出力極が節点Pでの極に比べ原点からかなり遠くにあるとすると、高周波領域での同相除去能力が低下する、ということを示唆している。

という文章の意味である。

これはM1とM2のソースに大きな容量をもたらし、

ここで言っているのはCSB1, CSB2であろう。

p235 (6.74)

http://www.geocities.jp/mac_works_at_phoenix_foundation/razavi/razavi.html
分母に+1が抜けている。

p235 例題6.9

図6.32でRSを考えているが、入力極の記述が無い。普通に考えると、

ω = 1/(RS*(CGD1+CGS1))

となる極が入力に存在する。それ以外は解答と同様。

RDCLが比較的小さいと仮定すると

ミラー効果を成立させるために、出力極が十分大きいと仮定している。

熱雑音の文献

http://imasaracmosanalog.blog111.fc2.com/blog-category-49.html
いずれ読もう。

p260 問題 7.3

図7.19における(b), (c)のトランジスタに流れる雑音電流を計算する。 (b)において

In^2 = gm^2 * 4*k*T*R1

(c)において

In^2 = In1^2 + In2^2 + ... + Inn^2
= (gm1*4*k*T*RG1)^2 + (gm2*4*k*T*(RG1+RG2))^2 + ... + (gmn*4*k*T*(RG1+RG2+...+RGn)^2
= gm^2 * 4*k*T*RG*(1/n^3)*(1 + 2 + ... + n^2)
=  gm^2 * 4*k*T*RG*(n*(n+1)*(2*n+1)/n^3)

n→∞とすると

 In^2 = gm^2 * 4*k*T*RG/3

となり、確かにR1=RG/3となることが分かる。

p262 (7.31)

In = gm*Vn

から求めることが出来る。

p270 電圧源と電流源による雑音表現

いつでも完全な相関を持つわけではないようだ。 詳しくは以下。

http://www.geocities.jp/mac_works_at_phoenix_foundation/razavi/razavi.pdf

ちなみに、上記pdfでゲート接地増幅回路のZ12が0になっているが、これは

iin = 0 = - gm*vin
Vin = 0

が成立するためだと考えられる。

p272 補助定理

In,out1 = VM1/Zs = -gm*VM1 -VM1/ro + In

から計算すれば良い。

p273 電流源動作

一方で、トランジスタを電流源として用いるときは最小にしなければならない。

例題7.10を参照。

p277 入力換算雑音電流について

回路の入力インピーダンスが低いことから、入力換算雑音電流が低い周波数でも無視出来ないことに注意したい。

ここで言っているのは、p268辺りで言っていたことである。雑音電圧源のみで考えると、入力インピーダンスが低い場合には、雑音電圧源は分圧されてしまう。これを補うために入力換算雑音電流を考慮する必要がある。

p277 ゲート接地段のMOSの入力換算雑音電流

M1のソースにおける電流の和はゼロであるから、In+ID1=0である。 この結果、In1はM1において同じ大きさで逆極性の電流を流すので、出力に雑音を生じない。

この文章になんとなく違和感を持ったのでメモ。 今、M1はチャネル長変調効果を考えていないから、そもそもIn1^2が流れるパスが存在せず、

ID1 = In1 = 0

となるのではないかと思っていた。 しかしながら、M1にチャネル長変調効果が存在すると考えれば、

ΔVn^2 = In1^2 * ro1^2

となるような電圧変動が、出力側ではなく、Openされた(M1のソース側)で変動が生じる。このことをRazaviは、上記の文章で伝えたかったのであろう。
これは、In1がacgndを通っていないために起こる。

p278 誤訳

さらにゲート接地段のバイアス電流源による雑音成分を無視する。

正しくは

ここまではゲート接地段のバイアス電流源による雑音成分を無視してきた。

下記参考。
http://www.geocities.jp/mac_works_at_phoenix_foundation/razavi/razavi.html

p278 C0が形成するLPF

容量C0はM0の雑音をグラウンドに逃がす

と書かれているが、本当だろうか。実際に計算をしてみる。簡単のために、M0の出力抵抗を(1/gm)とすれば、雑音電流源と(1/gm)とC0の並列接続が等価回路であること分かる。ここから伝達関数を計算しすると

Vn/In = (1/gm) * 1 / (1+j*ω*(1/gm)*C0)

となり、

Vn^2 = In^2 * |Vn/In|^2

であるので

Vn^2 = 4*k*T*(2/3)*(1/gm) * |1 / (1+j*ω*(1/gm)*C0)|^2

これを全帯域で積分して

Pn = (2/3)*sqrt(kT/C0)

となる。このため、C0によりLPFが形成されて雑音は減少する。また、雑音にはMOSの雑音係数であるγがかかってくるようである。ON抵抗(非飽和領域)の場合は雑音係数がかからずにkTCノイズが発生するようだが、飽和領域の場合は雑音係数γが影響していくるのだろうか。これもそのうちに詳細を調べたい。

p278 図7.39 M1の入力換算雑音電流

M1で発生する雑音電流は無いものとして扱っているが、これは正しいのだろうか。計算してみる。 単純のためにRDには雑音が無く、M1, M2のみに雑音源があると仮定してみる。 このとき、

Vout = (RD*In2+(1/(1+gm1*ro1))*(ro1*RD/ro2)*In1) / (1+((1/(1+gm1*ro1))*((ro1+RD)/ro2)))

となるので、これを近似して

Vout = RD*In2
Vout^2 = RD^2 * In2^2

となり、確かにM1で発生する雑音電流は無視できることが分かる。 カスコード段(p282)についても同じような記述が見られる。

余談だが、ノイズの計算方法がしばらくよく分からなかった。まずは通常の小信号等価回路を解く。その後に全体を二乗して、無相関の変数は二乗の項のみを残すように計算してやればいい。例題7.2を様々な方法で解こうとするとよくわかる。

p282 図7.43 (c)

節点Xにおけるインピーダンスが大きいときにVn2から出力への電圧利得が 極めて小さくなることに気付く。

これはVn2が変化しても、M1の出力インピーダンスが高いとRDに流れる電流はあまり変化しないためである。言い換えると、Vn2によるM2のゲート電圧の変動によってVoutは変化しない(しにくい)。

p282 式(7.81)

p81の式(3.71)において、RD=RD, RS=ro1+(1/sC), ro=ro2, gm=gm2, gmb=gmb2とすると

Vout/Vin = -RD / ( (RD+ro1+ro2+(1/sC))/(gm2*ro2) +(1+(gmb2/gm2))*(ro1+(1/sC)) )

となり、これを近似すると確かに(7.81)になる。

p283 式(7.82)

In1の半分がRD1に流れ、残りの半分がM2およびRD2に流れることがわかる。

と書かれているが、正直よく分からなかったので、考えてみる。 図7.45(b)の小信号回路について、基板バイアス効果を無視して式を立ててみると

-Vout1/RD1 = gm1*(Vin-Vx)+In1 = -gm2*(Vin-Vx) = Vout2/RD2

となり、これについて解くと

Vout2 - Vout1 = (RD1+RD2)*In1/(1+gm1/gm2)

となる。 ここでRD1=RD2, gm1=gm2とすると確かに式(7.83)が導かれる。
定性的にはどのように考えればいいだろうか。仮に、In1がすべてRD1を流れると仮定する。 その場合、電流ループはRD2および小信号の電流源(gm2(Vin-Vx))を通ることになる。 しかしながら、gm2(Vin-Vx)に電流が流れるということはVxが変動し、 Vxが変動するということはgm1(Vin-Vx)も当然変動するということになる。 これはIn1が全てRD1を流れるという仮定に反する。
このため、In1の一部はM1を、gm1(Vin-Vx)も通ることになる。

p286 式(7.92)

テイラー展開を利用。

(1+r)^n ≒ 1+nr

p286 Rx=ro4+2ro1

p180より。

p288 図7.48(b)

これはp142の式から

Vin1 =  Vin1/2 + Vin1/2
Vin2 = -Vin1/2 + Vin1/2

として、同相成分を無視して考えている。

p289 等価雑音帯域幅

単一極の系では、fc*(π/2)が等価雑音帯域幅である。
razaviではあまり触れられていないが、複数の回路が接続された場合、どのように考えればいいだろうか。 この場合、後段回路を含む全ての回路において、最小の帯域を考えればいい。
たとえば、A→B→LPF→Cという回路構成があったとする。当然AとBはLPFの帯域に制限されるが、Cはその限りではない。Cはそれ自身とさらに後段回路が作る帯域に制限される。そのため、計算を行う場合はそれぞれの帯域を考慮して求めなければならない。

p290 7.12(b) シングルエンド作動増幅回路の入力換算雑音

ro=∞なので、

gm3*Vx = 4kT(2/3)*(gm1+gm3)

ここから出力抵抗をRoutとすると

Vout^2 = 4kt(2/3)*[gm2+gm4+gm4+(gm1*gm4/gm3)]*Rout^2

となる。通常gm1=gm3, gm2=gm4となるので、

Vout^2 = 8kt(2/3)*[gm1+gm3]*Rout^2

入力換算雑音電圧は

Vin^2 = 8kt(2/3)*((1/gm1)+(gm3/gm1^2))

となる。これは通常の差動増幅回路と同様である。

アナログCMOS集積回路の設計 応用編(Razavi)

p299 図8.3(a)のオープンループゲインと帰還係数

(8.3)は(8.2)に対応し、(8.8)はβAに対応するため、βとAを求めることができる。

A = -(C1/(C1+C2))*gm1*ro1
β = -C2/C1

となる。オープンループゲインを求めても同様の解が得られる。 フィードバックループをVoutで切断すると、

Aopen = (C1/(C1+C2))*-gm1*ro1

p301 負のフィードバック

フォードバックは負であることに注意して欲しい。

当たり前過ぎて始めはピンとこなかったが、ネガティブフィードバックのことである。

p302 図8.7のゲイン

低周波においては、通常のゲート接地と変わらないだろう。

Vout/Vin = gm*RD

p303 (8.15)

したがってこの形式の帰還は入力抵抗を1+gm2RD(C1/(C1+C2))だけ小さく出来ると結論できる。

「この形式の帰還」とあるが、これは電圧-電流フィードバックのことだろう。詳細はしばらく先で考える。

p304 SFのフィードバック

図8.8の回路を考える前に、ソースフォロアについて考えてみる。 小信号として見ると、電圧-電圧フィードバックとなっていることがわかる。 利得と帰還係数を求めると

A = gm*RS
β = 1

となるため、閉ループ利得は

Aclose = gm*RS / (1+gm*RS)

となる。

p304 ソースデジェネレーション回路

同様にソースデジェネレーション回路について考えてみる。 この回路は電圧-電流帰還である。 利得と帰還係数を求めると

Ro = -RD
gmF = gm*RS/RD

となるので、閉ループ利得は

Aclose = gm * ( -RD / (1+gm*RS))

p304 図8.8

同様に電圧-電流帰還である。

Ro = -RD

基板バイアス効果を無視して、ループゲインを求めると

gmF*Ro = gm1*Vx*RD = (gm1*RD) * (Rs||(1/gm1))*gm2*(C1/(C1+C2))

となるので

gmF = (gm1*RS/(1+gm1*RS))*gm2*(C1/(C1+C2))

p305 利得帯域積

式(8.21)は1次ポールシステムでは利得帯域積が帰還によって変わらないことを示している。

いわゆるGB積だろう。

(A0/(1+βA0)) * (1+βA0)*ω0 = A0ω0

p313 出力インピーダンスについて

フィードバックでは、Routが小さくなるように見える。 これはインピーダンスの定義がVx/Ixで定義されていることを思い出せば分かりやすい。 実体としてZがあるわけでなく、結果的にインピーダンスが小さくなる。 今回の場合は、Vxの変動がβを伝わって、その分VMが変動するからである。 このため、Vxを少し変化させるだけで、Ixは大きく変化する。

また、

(フィードバックネットワークで引かれる電流を無視すると)

これは当然ながら、β側に流れる電流のことである。例えば図8.18(b)でいうところのR1+R2である。これを考慮すると、当然R1+R2だけインピーダンスが増加してしまう。生のアンプのインピーダンスを見たいがためにフィードバック電流を無視していることになる。

p322 ループ利得

読者はgmFRoがループ利得であり、この形式のフィードバックが トランスインピーダンスを(1+ループ利得1)分だけ低減することを照明できるであろう。

フィードバックループを切断し、Iinを開放すると

IF = gmF*Vt
Vout = Ie*Ro
Vout/Vt = -gmF*Ro

となる。

フィードバックにおける入出力インピーダンスのイメージ

R = V/Iなので、電流が変化しても電圧がほぼ一定に保たれる場合はR→0、電圧が変化しても電流がほぼ一定に保たれる場合はR→∞に近づいていく。

p324 例題8.6

愚直に入力インピーダンスを求めると

Ix = (Vx-Vout)/RF = gmVx + Vout/RD

となり

Vx / Ix = (RF+RD)/(1+gmRD)

となる。RF>>RDより、解答と同様。

p326 図8.36

例題8.10で再度登場する。その時に解く。

p328 Zモデル

すなわち入力インピーダンスが無限大になると、出力電圧はゼロになってしまうためである。

これは帰還係数β=0となってしまうということである。

p328 Yモデル

Yはアドミッタンスであることに注意。

p328 問題8.8

式(8.55)において、A0が以下のようになる。

A0 → A0 - (Zout/Zin)*G12

p328 Gパラメータについて

それぞれについて簡単に考えてみる。

G11=I1/V1|I2=0

出力から見たフィードバックループのインピーダンスの逆数のようなイメージでいいだろう。 小さいほどいい。

G12=I1/I2 |V1=0

フィードバックループから見た逆方向の電流利得である。 通常は、アンプの利得が大きいために無視できる場合が多いようだ。

G21=V2/V1 |I2=0

帰還率である。これがフィードバックループの要。

G22=V2/I2  |V1=0

入力から見たフィードバックループのインピーダンスのイメージだろうか。

p331 例題8.7

図8.38のような表記をすると以下のような図になることがわかる。

p331.png

フィードバックループはRFとRSで形成されているので、Gパラメータは以下のようになる。

G11 = I1/V1|I2=0 = (RS+RF)^-1
G12 = I1/I2|V1=0 = -RS/(RS+RF)
G21 = V2/V1|I2=0 = RS/(RS+RF)
G22 = V2/I2|V1=0 = RS||RF

また、アンプの入出力インピーダンスを計算すると以下が得られる。

Zin = 1/gm
Zout = RD2

ここで注意が必要なのはアンプの入力インピーダンスの求め方だ。 ゲートから見た場合(=∞)と、ソースから見た場合(=1/gm)でインピーダンスが異なってくる。 このとき、図8.38に示されているような回路のZinをどのように求めればいいだろうか。
Zinの部分をM1の小信号等価回路に置き換えて計算を行うと、

gm1*Ve = (V2-G21-Vout)/G22
V2 = Vin - Ve

となるので、これを計算すると

Ve = (Vin-G21*Vout)*( (1/gm1)/((1/gm1)+G22))

となるため、図8.38でいうZinはソースから見た入力インピーダンスと等価であることが分かる。 故にZin=1/gm1と考えて計算ができる(ただしゲートから見た入力インピーダンスは∞なので、Vinが変動したとしても、電流は流れないことに注意)。
例題8.8より

Aopen = (Zin/(Zin+G22)) * (G11^-1/(G11^-1+Zout)) * (A0 - (Zout/Zin)*G12)

となるので、

Aopen = [(1/gm1)/((1/gm1)+RF||RS)] * [(RF+RS)/(RF+RS+RD2)] * Gm1*RD1*gm2*RD2

となり、これを計算すると式(8.59)と一致することが分かる。 最終的に

Aclose = Aopen / (1+G21*Aopen)

p332 電流-電圧フィードバックの厳密な開ループ利得

Gopen = [Zin/(Zin+Z22)] * [Zout/(Zout+Z11)] * [Gm - (Z12/(Zin*Zout))]

となる。Gm >> (Z12/(Zin*Zout))の場合にZ12が無視できる。

p334 例題8.8

一通り計算に必要なパラメータを求める。

Zin = 1/gm1
Zout = 1/gm3
Gm = gm1*RD1*gm2*RD2*gm3

Z11 = V1/I1|I2=0 = R3||(R1+RF)
Z12 = V1/I2|I1=0 = R1*R3/(R1+R3+RF)
Z21 = V2/I1|I2=0 = Z12
Z22 = V2/I2|I1=0 = R1||(R3+RF)

また、Z12/(Zin*Zout)=gm1*gm3*R1*R3/(R1+R3+RF) << Gmが成立していると考えられるため

Gopen = ((1/gm1)/((1/gm1)+R1||(R3+RF)))*((1/gm3)/((1/gm3)+R3||(R1+RF)))*gm1*RD1*gm2*RD2*gm3

となり、式(8.63)と同様の結果となる。また

Gclose = Gopen/(1+Z21*Gopen)

p335 電圧-電流フィードバックの厳密な開ループ利得

Ropen = (Y22^-1/(Y22^-1+Zin))*(Y11^-1/(Y11^-1+Zout))*(R0-Zin*Zout*Y12)

となり

R0 >> Zin*Zout*Y12の場合にY12が無視できる。

p337 例題8.9

Zin = RS
Zout = RD
R0 = -RS*gm*RD

Y11 = I1/V1|V2=0 = 1/RF
Y12 = I1/V2|V1=0 = -1/RF
Y21 = I2/V1|V2=0 = -1/RF
Y22 = I2/V2|V1=0 = 1/RF

となるので、

Ropen = -(RS||RF)*gm*(RF||RD)*(gm-1/RF)

となることが分かる。gm-1/RFの項がゼロ点を作るものであり、razaviの教科書では無視をしていた逆方向伝達を考慮した結果である。gm=1/RFのとき、Ropen=0となり、Rclose=0となる。イメージとしては、Viの変動がM1を通じてのみ抜けていき、RDには寄与しないということである。入出力インピーダンスは

Rin = Zin/(1+Y21*Ropen)
Rout = Zout/(1+Y21*Ropen)

と表されるので、gm=1/RFのとき

Rin = RS
Rout = RD

となる。

p338 図8.3(b)

上記を適用すると、

Vout/Vin = -C1/C2 * [1/(1+(((C1+C2)/C2)*(1+s*ro*C2)/(gm*ro-s*ro*C2)))]

となる。

p338 電流-電流フィードバックの厳密な開ループ利得

Aopen = (H22^-1/(H22^-1+Zin))*(Zout/(H11+Zout))*(A-H12*(Zin/Zout))

となり

A >> H12*(Zin/Zout)の場合にH12が無視できる。

p340 例題8.10

Zin = ∞
Zout = 1/gm2
A = -Zin*gm1*RD*gm2

H11 = V1/I1|V2=0 = RF||RS
H12 = V1/V2|I1=0 = (RF+RS)/RS
H21 = I2/I1|V2=0 = -RS/(RS+RF)
H22 = I2/V2|V1=0 = 1/(RF+RS)

ここから開ループ利得を求めると

Aopen = - ((RF+RS)||Zin)/((RF||RS)+(1/gm2))*(gm1*RD-((RF+RS)/RS))))

となり、Zin→∞、gm1*RD>>(RF+RS)/RSが成立するので

Aopen = - (RF+RS)))*(gm1*RD)/((RF||RS)+(1/gm2))

p341 負荷効果まとめ

逆方向伝達も考慮するのであれば

  1. フィードフォワードネットワークの利得、入出力インピーダンスを求める
  2. フィードバックネットワークのZ/Y/H/Gパラメータを求める
  3. オープンループゲイン、クローズドループゲインを求める

の手順で解析を行えばいい。

p342 四つの形式のどれにも属さないフィードバック回路

たとえば、もし図8.53(a)のIoutがM2のドレインからVDDに接続された抵抗を通して流れるとすると、 結果として得られる電圧はフィードバックループの中にないことになる。

これは前問の結果から

R = -(Aopen/(1+H21*Aopen))*RD

となる。

p343 図8.56

閉ループ利得を求めるために、まずはフィードバックループにおいての利得を求める。
RDはフィードバックループに入っていないので、それ以外の素子によるループを考える。 この場合、電流-電圧フィードバックとなるので、

Zin = ∞
Zout = 1/gm1
Gm = A*gm1

Z11 = Z12 = Z21 = Z22 = RS

となり、

Gclose = A*gm1/(1+(1+A)*gm1*RS)

ここから

A = -Gclose*RD = - A*gm1*RD/(1+(1+A)*gm1*RS)

となることが分かる。

p360 テレスコピック型オペアンプのバッファにおける出力範囲

Vb-VTH4 <= Vout <= (Vb-VTH4) + (VTH2-Δov4)

となるので、出力振幅はVTH2-Δov4しかない。

p361 例題9.4

この条件下では、オペアンプの開ループ利得は減少する。

M4が非飽和領域になったとき、gm4*ro4は飽和領域よりも減少していく。また、M2とM4が作る出力抵抗は

R ≒ gm4*ro4*ro2

となるので、開ループ利得は減少する。

p362 例題9.5

ゲインについてもう少し詳しく考えてみる。

gm3*ro3*ro1 ≒ 666533
gm5*ro5*ro7 ≒ 111088

大雑把な計算だが、出力抵抗成分は上記程度の値になる。これが並列で接続されているので、PMOS側の出力抵抗を増加させなければゲインはなかなか上がらない(razaviは信号パスが無いためにPMOSにすべきとと言っているが)。また、

gm5*ro5*ro7 ∝ sqrt((W5*L5)/ID)*L7/ID

となるため、M5のW,LとM7のLを増加させればいいことが分かる。

p362 例題9.5 誤訳

この設計値は振幅、消費電力、および電源電圧の仕様をとても満足するものではない。だが、ゲインについてはどうだろうか?

正しくは

ここまでの設計は、振幅、消費電力、および電源電圧の仕様を満足させるものであるが、ゲインについてはどうだろうか

p362 例題9.5 数値間違い

(W/L)5-8=1111um/1.0umすなわちλp=0.1V^-1とすればA≒4000を得る

ではなく

(W/L)5-8=2222um/1.0umすなわちλp=0.1V^-1とすればA≒4000を得る

であろう。

p364 例題9.5

M9のオーバードライブ電圧を100mV~200mV減らして、

この時、当然電流を合わせるためにM9のWを大きくする必要がある。電流一定の元、オーバードライブ電圧とWの比率を変えることで、アンプ全体のレイアウトサイズを小さくすることが目的である。

p370 例題9.6

利得が400程度となるために、再計算を行う。教科書に従って

(W/L)5,6 = 800/1
(W/L)1,2 = 1600/0.5
(W/L)3,4 = 625/0.5

とすると

A ≒ 2144

程度となり、仕様を満たす。しかしながら、実際には帯域についても考えたうえでWL比を設定する必要がある。

p374 式(9.13)

細かい話だが、{の位置が違うだろう。

Av ≒ gm1,2{[(gm3,4 ...

p391 例題9.9

ループ計算のとき、負荷効果は無視している。

p392 図9.44

少しイメージしにくいが、具体的な動作を考えると分かりやすい。 仮に、M10,11のW/Lが小さくなったとして、Vout1,2が上昇したとする。この時、M7,8の抵抗成分は小さくなり、M9に流れる電流は増加する。そのため、Vout1,2は小さくなる。こうして、Vout1,2がある値になるようにフィードバックがかかることが分かる。

p394 図9.45

このくらいの回路になってくるとなかなか複雑である。ポイントとしては、M3,4を分割して考えると分かりやすい。M1,2側に流れる電流を作るトランジスタをM3,4,aとし、M5,6側に流れる電流を作るトランジスタをM3,4bとする。ここでW3,4=W3,4a+W3,4bとする。この時、M3,4a、M1,2、M9にはそれぞれカレントミラーと同様のバイアスがかかっていることが分かる。この状態でフィードバックをかければ、必然的にM7,8に印加される電圧(=Vout)はVrefに落ち着くことになる。

p403

(もちろん、この回路が閉ループ形状で用いられるものとしている)。

と書かれているが、スルーレートを考えるうえでは開ループでもいいのではないだろうか。何か違うのだろうか。

p407 PSRRの定義について

PSRR = Aopen/Avdd,open = Aclose/Avdd,close

低周波においては、上記式が成り立つようだ。ここから電源電圧の変動による出力電圧の変動は

ΔVout = (Aclose / PSRR)*ΔVDD

となる。

https://en.wikipedia.org/wiki/Power_supply_rejection_ratio

p408 例題9.12

Vout/VDD = 1/(1+βA)
Aclose = A/(1+βA)

となるために

PSRR=(Vout/VDD)/Aclose = A

となる。またここから

(Vout/VDD) = PSRR*Aclose

となり、帰還量が多いほど電源電圧の変動に対する出力の変動が改善されることが分かる。 

p410 図9.64(b)

細かい話だが、出力の波形は極性が逆であろう。

p412 例題9.13

M5,7に流れる電流はカレントミラーから0.2mAとする。ここから計算を行うと

Vn,in^2 = 1.60*10^-17

となった。教科書の答えと違っているが、値がほとんど合わなかったため、計算ミスの可能性がある。

p432 リンギング

しかし、大信号ステップ応答に著しいリンギングが見られる。

端的に言えば、ゲインピーキングが発生しているためである。実際にシミュレーションを行って見ると、確かに位相余裕は60度程度あることが分かる。しかしながら、ゲインピーキングが発生していることも同時に見て取れる。 これは、ソースフォロアと差動増幅回路のGBWが近いために起きていると考えられる。差動増幅回路の伝達関数をA、ソースフォロアの伝達関数をβとしてフィードバックループを考えると、A/(1+βA)>1となるようなωが存在する。これは、差動増幅回路のゲインが1を下回る前に、ソースフォロアのゲインが微妙に低下し始めるからである. このため、ゲインピーキングが起き、リンギングが発生する。

p435 零点の影響

この解析は読者の皆様に任せる。

零点が存在する場合、ゲインは20dB/decだけ上昇となり、位相も戻る。そのため、位相余裕が若干改善される可能性がある。

p437 位相余裕の改善

また、非主要極の一つを原点側に移動しても位相余裕は改善しない。

図示すれば分かることだが、仮に非主要極を原点側に移動すると、位相余裕は悪化する。これは、ゲインがまだある状態(=1より大きい)で、位相が変化し始めるからである。極端な場合を考えると分かりやすいかもしれない。主要極付近に二つの極があるとすると、その時点で位相は90°変化しており、10倍された周波数では、ほぼ発振に近い状態になってしまう。

p439 2番目の項の影響

よって、大まかに言うとカスコード型電流源の極は信号に"影響"を与えない。

式(10.19)をそのまま解くと

Zout = [ro5+ro7+gm5ro5ro7+sro5ro7CN]/[1+s[(1+gm5ro5)ro7CL+ro5CL+ro7CN]+s^2ro5ro7CLCN]

となり、二つの極が離れているとすると

ωp1 = 1/(gm5ro5ro7CL+(ro5+ro7)CL+ro7CN)
ωp2 = (gm5ro5ro7CL+(ro5+ro7)CL+ro7CN)/ro5ro7CLCN
ωz    = (ro5+ro7+gm5ro5ro7)/ro5ro7CN

となり、近似を行うと

ωz    = gm5/CN
ωp2 = (gm5/CN) + 1/(ro5CL)

となることが分かる。また、Zoutにおいて

D = [(1+gm5ro5)ro7CL]^2+[ro5CL-ro7CN]^2+2*[(1+gm5ro5)ro7CL]*[ro5CL-ro7CN]>>0

となればωp1>>ωp2となり、セカンドポールの影響は無視できる。ここの影響を考えているのがp439下部の[2]だと考えられる。ここから

gm5ro5 >> 1
ro5CL > ro7CN

という条件が導かれる。

p440 問題10.19

(a)はHopen(s)/(1+Hopen(s))を求めればいい。

(b)(c)はωpa << ωpbとして、

ωpa = 1/[(1/(1+A0))*((1/ωp1)+(1/ωp2))+(A0/(1+A0))*(1/ωz)]
ωpb = ωp1+ωp2+(ωp2/ωpz)*A0ωp1

となる。ωp2≒ωpzかつA0>>1で、

ωpa = ωp2
ωpb = (A0+1)ωp1

となること分かる。伝達関数を図示すると直感的にこの関係が良く分かる。

(d)は、(c)の伝達関数を部分分数分解することで

Hclosed(s) = (A0/(A0+1))*[(1/s)-1/((A0+1)ωp1+s)-((1-(ωp2/ωz))/(ωp2+s))]

と近似することが出来る。

(e)は

y(t) = (A0/(A0+1))*(1-(1-(ωp2/ωz))*exp^(-ωp2t))*u(t)

と近似出来る。このため、振幅1-ωp2/ωz、時定数1/ωp2となるようなステップ応答が存在する。教科書はωp2とωzが逆になっている。

p444 問題10.8

-gm9*Vin+(Rz+(1/sCc))^-1*Vin=0

を解けばいい。

p453 スルーレートの解析

スルーレートの解析は、読者の練習のために残しておく。

M9負荷のトランジスタをM11とすると、

立上り I9 >= ISS + IM11
立下り I11 >= IM9 + IM6,8

を満たすように電流を流さなければならない。

p464 スタートアップ回路の条件

整理すると

VDD-(Δov1 + Δov3) < Vth1 + Vth3 + Vth5 < VDD

を満たすようなVDD、Δov1、Δov3が条件となる。

p470 コレクタ電流変動

ここで言っているのはp466の3行目にある

解析を簡単にするため、ここでgはICを定数として仮定する。

という一文と、図11.9の回路が矛盾していることを言っている。

p470 Ic1=Ic2

これはR1=R2を仮定している?

p478 容量CB

容量CBはスイッチングによって生じる高周波成分を接地へ逃がすために、付加されている。

M2-M4間のノードの帯域を下げているということである。

p482 式(11.48)

ω→∞とすると、最終的にZout→Routとなる。

p494 例題12.1

Y21 = -1/R2
Ropen = -AR1(R2^2) / (R1+R2)(Ro+R2)

p495 開ループの低下を防止

ここで、オペアンプの開ループ利得の低下を防止するために、図12.1(a)のように抵抗を容量で置き換えてみる。

これはRoutの影響を小さくするためである。低周波においては、容量に対してRoutは無視できる。

p521 誤植

しかし、一般的には回路はほぼ-(Cin/CH+1)の利得誤差を有してしまう。

利得誤差は-(Cin/CH+1)*(1/Av1)である。Av1が抜けている。

p524 数式(12.52)

これは高いR0が高いループ利得を導き、最終的には閉ループ速度が一定になるからである。

上記の文章が分かりにくかった。文章前半は「R0が高いと、アンプの利得GmR0も大きくなる。そのため、ループ利得も高くなる。」ということだと思う。また、文章の後半は、高いループゲインによって、閉ループの伝達関数がHPFに近似出来るということを言いたいのだろう。そのため、時定数が(12.52)で近似される。 アンプの帯域を考えていないことに注意。

p527 S1の影響など

長々と書かれているが、大事なポイントは一つで、「キャパシタの片側をフローティングにすると、逆側の電荷は保存される」ということに尽きる。これを様々な文章で言い換えているだけに過ぎない。

p532 数式(12.59)

GmRoC2 >> Ceq + C2

が成立するため。

p532 C=0の特殊ケース

式(12.60)はτamp=(C1+Cin)/Gmを与える。この値は帰還容量には依存しない。これは大きなC2が出力に大きな負荷を与えるため、大きな帰還ファクタを与えるためである。

(12.59)式を変形すると

-(C1/C2) * (1-(C2/Gm)s) / (1+(Ceq/Gm)s)

となる。

p538 出力のCMレベル

さらに出力のCMレベルはC1とC2の電圧の和VGS2に等しくなる。

と書かれているが、良く分からなかった。原著を参考にすると

The output CM level is then equal to VGS2 plus the voltage across C1 and C2.

と書いてあり、これもまた良く分からない。おそらくであるが、原著そのものも意味を間違えていて、本当はVGS2ではなくVGS5ではないだろうか。 つまり、

出力のCMレベルはVGS5とC2(またはC1)の電圧を足し合わせたものに等しい。

と訳するのがベターな気がする。

p538

これにより、図12.58および図12.59の差動トランジスタペアのテール電流の部分はM5の多少の調整を行うだけで固定の電流源により供給することができる。

この文章が分かりにくかった。これは前文の

出力振幅が大きい時、CMFBループの速度は差動出力のセットリングに影響を与える。

という一文から理解する必要がある。この一文の後に「従って、出力が変動したとしても、CMFBループによる変動は小さく、速く落ち着いた方が良い」という意図があることを考慮した方が良いだろう。

原文を見てみると

For this reason, part of the tail current of the differential pairs in Figs. 12.58 and 12.59 can be provided by a constant current source so that M5 makes only small adjustments to the circuit.

と書かれている。これを訳すとすると

この理由から、M5が回路に対して小さい調整をするだけで済むように、図12.58, 12.59の差動対にあるテール電流は定電流源から供給される。

よって、文章は

出力振幅が大きい時、CMFBループの速度は差動出力のセットリングに影響を与えるかもしれない。この理由から、M5が回路に対して小さい調整をするだけで済むように、図12.58, 12.59の差動対にあるテール電流は定電流源から供給される。

となる。 ポイントは出力振幅が起きたときに

  • そもそもCMFBの変動を小さくする
  • 変動してしまった場合、速やかに(M5のゲート電圧が)落ち着く必要がある

ということである。CMFBの変動を小さくするために定電流源からM5のゲート電圧を与えており、変動に対して追従する能力は、出力変動の容量分割だと考えることが出来るので、非常に速い。そのため、12.58, 12.59の回路はCMFBループが大振幅時にも十分追従でき、セトリングには影響が小さいということを言っているのだと思う。

p559 3極管領域に留まる理由

なぜならVD3=VG3-VGS1だからである。

これは

VD3=(VG3-VTH)-Δov1 < VG3-VTH

となるためである。ここから常に3極管領域が保証される。

p574 Voutの値

読者はVoutがループゲインVos1A1A2/(A2Aaux)=Vos2A1/Aauxにほぼ等しい値まで下がることが分かる。

もう少し丁寧に考えると

Vout = A1Vos1 * A2/(1+AauxA2)

となる。

p576 誤差電圧ΔVの影響

Gm2ΔV / Gm1

と考えればいい。Gm2の出力にGm2ΔVの誤差電圧が表れ、それを入力換算するためにGm1で割ることで入力換算オフセット電圧を求めることが出来る。

p577 CDSによるノイズの低減

定量的な数式は「CCD/CMOSイメージ・センサの基礎と応用」に書かれている。メモ。

p580 式(13.90)

ΔVCM,inは入力同相変化であり、ΔVOS,inは入力同相変化ΔVCM,inを与えたとき、出力に出てくるΔVOS,outをADMで割ったもの、という理解をした。

p604 図14.22(b)

なぜ低周波で90°に近づき、高周波で-90°に近づくのであろうか?

低周波ではインダクタンスが、高周波ではキャパシタが支配的になるためである。

14,15章

VCOとPLLの話は一旦飛ばす。

p790 抵抗のばらつき

例として、長さ5um、幅3umの抵抗は典型的には0.2%程度の不整合性を示す。

とあるプロセスでは、モンテカルロ法でシミュレーションをしたところデバイスばらつきが1/sqrt(WL)[%]に比例していた。上記の場合、0.25%となり、目安として覚えておくと良いかもしれない。

p816 インバータと差動対の違い

もしインバータが差動対によって置き換えられたならば、電源バウンスはかなり減少することになる(それはなぜか?)

差動対の場合には、常に電流が流れているため、Vinが変動しても電流の変動は少ない。そのため、VDDおよびGNDに流れる電流も変化せず、バウンスはかなり減少することになる(デメリットはインバータに比べて静的電流が増えることである)。